存储器的概念、分类和要素

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第4章 存储器,第,4,章,存储器,4.1,存储器的概念、分类和要素,4.2 随机读写存储器（,RAM）,4.3,只读存储器（,ROM）,4.4 CPU,与存储器的连接,4.5,IBM-PC/XT,中的存储器，扩展存储器及其管理,本章学习目标,l,掌握半导体存储器的分类、组成及组成部件的作用及工作原理、读/写操作的基本过程。,l,掌握,SRAM、DRAM,芯片的组成特点、工作过程、典型芯片的引脚信号、了解,DRAM,刷新的基本概念。,l,掌握半导体存储器的主要技术指标、芯片的扩充、,CPU,与半导体存储器间的连接。,l,了解,Cache,的基本概念、特点、在系统中的位置。,4.1,存储器的概念、分类和要素,4.1.1 简介,4.1.2 半导体存储器的分类,4.1.3 选择存储器件的考虑因素,返回本章首页,4.1.1 简介,存储器就是用来存储程序和数据的，程序和数据都是信息的表现形式。按照存取速度和用途可把存储器分为两大类：内存储器（简称内存，又称主存储器）和外存储器。存储器的容量越大，记忆的信息也就越多，计算机的功能也就越强。,图,4-1,存储器的逻辑结构示意图,返回本节,4.1.2 半导体存储器的分类,1,RAM,的种类：,在,RAM,中，按工艺可分为双极型和,MOS,型两大类。用,MOS,器件构成的,RAM，,可分为静态,RAM,和动态,RAM,两种。,2,ROM,的种类：,1）掩膜,ROM；2）,可编程的只读存储器,PROM；3）,可擦除的,EPROM；4）,电擦除,的,PROM；5）,快速擦写存储器,Flash Memory,又称快闪存储器,图,4-2,半导体存储器的分类,返回本节,4.1.3 选择存储器件的考虑因素,（,1,）易失性 （,2,）只读性,（,3,）位容量 （,4,）功耗,（,5,）速度 （,6,）价格,（,7,）可靠性,返回本节,4.2 随机读写存储器（,RAM）,4.2.1 静态,RAM,4.2.2,动态,RAM,4.2.3,几种新型的,RAM,技术及芯片类型,返回本章首页,4.2.1 静态,RAM,1基本存储电路单元（六管静态存储电路）,V,CC,（+5V）,A B,T1,T2,T3,T4,图,4-3,基本存储电路单元,图,4-4,六管基本存储电路单元,2静态,RAM,的结构,图,4-5,典型的,RAM,的示意图,3,SRAM,芯片实例,常用典型的,SRAM,芯片有6116、6264、62256等。,图,4-6 6116,引脚,图4-7 6264引脚,返回本节,4.2.2 动态,RAM,1动态,RAM,的存储单元（单管动态存储电路）,图4-8 单管动态存储电路,2动态,RAM,实例,图4-9 2164引脚,图4-10 2164内部结构示意图,返回本节,4.2.3 几种新型的,RAM,技术及芯片类型,1,ECC RAM,2EDO RAM,和突发模式,RAM,3,同步,RAM（Synchronous RAM，,简称,SDRAM）,4,高速缓冲存储器,RAM5RAMBUS,内存,6,DDRSDRAM,7Virtual Channel Memory（VCM）,8SLDRAM（,Synchnonous,LinkDRAM）,返回本节,4.3 只读存储器（,ROM）,4.3.1,掩膜,ROM,4.3.2,可擦除可编程的,ROM（EPROM）,4.3.3,电可擦可编程,ROM(EEROM),返回本章首页,4.3.1,掩膜,ROM,1,MOS ROM,电路,图,4-11,单译码结构电路,图,4-12,复合译码结构电路,表,4-1,掩膜,ROM,的内容,位,单元,D,3,D,2,D,1,D,0,0,1,0,0,1,1,1,0,1,0,2,0,1,0,1,3,1,1,1,1,2双极,型,ROM,电路,双极型,ROM,速度,比,MOS ROM,的速度要快，它的取数时间约为几十纳秒。因此，双极型,ROM,适用于对速度要求较高的应用场合。,双极型,ROM,包括两部分：,ROM,的基本部分；读取控制部分。,返回本节,4.3.2 可擦除可编程,的,ROM（EPROM）,1基本存储电路,图,4-13,EPROM,的结构示意图,2,EPROM,实例,图4-14 2716引脚,返回本节,4.3.3 电可擦可编程,ROM(EEROM),1,Intel 2817,的基本特点,图,4-15 2817,A,引脚,2,Intel 2817,的工作方式,表,4-2,Intel 2817,的工作方式,返回本节,4.4,CPU,与存储器的连接,4.4.1,CPU,与存储器的连接时应注意的问题,4.4.2,存储器片选信号的产生方式和译码电路,4.4.3,CPU（8088,系列）与存储器的连接,返回本章首页,4.4.1,CPU,与存储器的连接时应注意的问题,1,CPU,总线的带负载能力,2存储器的组织、地址分配与片选问题,3,CPU,的时序与存储器的存取速度之间的配合,返回本节,4.4.2 存储器片选信号的产生方式和译码电路,1片选信号的产生方式,（1）线选方式（线选法）,（2）局部译码选择方式（部分译码法）,（3）全局译码选择方式（全译码法）,2存储地址译码电路,74,LS138,经常用来作为存储器的译码电路。,图4-16 74,LS138,引脚,G1,C B A,Y7Y0,有效输出,0 0 1,0 0 0,1 1 1 1 1 1 1 0,Y0,0 0 1,0 0 1,1 1 1 1 1 1 0 1,Y1,0 0 1,0 1 0,1 1 1 1 1 0 1 1,Y2,0 0 1,0 1 1,1 1 1 1 0 1 1 1,Y3,0 0 1,1 0 0,1 1 1 0 1 1 1 1,Y4,0 0 1,1 0 1,1 1 0 1 1 1 1 1,Y5,0 0 1,1 1 0,1 0 1 1 1 1 1 1,Y6,0 0 1,1 1 1,0 1 1 1 1 1 1 1,Y7,其他值, ,1 1 1 1 1 1 1 1,无效,表,4-3 74,LS138,的真值,返回本节,4.4.3,CPU,（,8088,系列）与存储器的连接,11,KB RAM,与,CPU,的连接,（1）计算出所需的芯片数。,（2）构成数据总线所需的位数和系统所需的容量。,（3）控制线，数据线，地址线对应相连。,图,4-17,用,1024,1,位的芯片组成,1,K RAM,的方框图,图4-18 用2564位的芯片组成1,K RAM,的方框图,24,KB RAM,的连接,（1）计算出所需的芯片数,（2）构成数据总线所需的位数和系统所需的容量,（3）控制线，数据线，地址线的连接：有线选方式、局部译码选择方式和全局译码选择方式之分。,表,4-4,线选方式地址分布,A15 A14 A13 A12 A11 A10,地址分布,0 0 1 1 1 0,第一组： 3800,H3BFFH,0 0 1 1 0 1,第二组： 3400,H07FFH,0 0 1 0 1 1,第三组： 2,C00H2FFFH,0 0 0 1 1 1,第四组： 1,C00H1FFFH,图4-19 用2114芯片组成4,K RAM,线选控制译码结构图,图4-20 用2114芯片组成4,K RAM,局部译码结构图,图4-21 用2114芯片组成4,K RAM,全局译码结构图,返回本节,4.5,IBM-PC/XT,中的存储器，扩展存储器及其管理,4.5.1,存储空间的分配,4.5.2,ROM,子系统,4.5.3,RAM,子系统,4.5.4,寻址范围,4.5.4 寻址范围,4.5.5,存储器的管理,4.5.6,高速缓存器,Cache,返回本章首页,4.5.1,存储空间的分配,图,4-22,IBM PC/XT,存储空间的分配,返回本节,4.5.2,ROM,子系统,其功能为：,DOS,引导程序；,硬件中断管理程序；,系统配置分析程序；,系统冷启动，热启动和自测试；,字符图形发生器；,图4-23 系统板上的,ROM,电路,表,4-5,ROM,子系统中译码器管理的存储器地址,返回本节,4.5.3,RAM,子系统,4.5.4 寻址范围,由,RAM,芯片组，片选译码器，数据收发器，地址多路器，,DRAM,刷新逻辑以及奇偶校验逻辑组成。片选译码电路用来产生和以及控制地址多路器的选通。,图4-24,IBM-PC/XT,的读写存储器子系统的组成框图,返回本节,4.5.4,寻址范围,表,4-6,不同,CPU,的寻址范围,返回本节,4.5.5 存储器的管理,1实地址方式,实地址方式是8028680486最基本的工作方式，寻址范围只能在,1,MB,范围内，故不能管理和使用扩展存储器。它在复位时，启动地址为,FFFF0H，,在此安装一个跳转指令，进入上电自检和自举程序。,2虚地址保护方式,（1）存储器管理机制：80386先使用段机制，把包含两个部分的虚拟地址空间转化为一个中间地址空间的地址，然后再用分页机制把线性地址转化为物理地址,（2）分段分页机制：是所管理的存储器块具有固定的大小它把线性地址空间中的任一页映射到物理空间的一页。,（3）保护：第一是保护操作系统的存储段和其专用处理寄存器不被应用程序所破坏；第二是为每一个任务分配不同的虚地址空间，从而使不同任务之间完全隔离，实现任务的保护。,（4）虚拟存储器的概念：由存储器管理机制以及一个大容量的快速硬盘存储器或光盘支持。,3虚拟8086方式,支持存储管理、保护及多任务环境中执行8086程序，创建一个在虚拟8086方式下执行8086程序的任务，可以使,CPU,同时执行三个任务：以32位虚地址保护方式执行第一个任务的80386程序；以16位虚地址保护方式执行第二个任务的80286程序；以虚拟8086方式执行第三个任务的8086程序。,返回本节,4.5.6 高速缓存器,Cache,当,CPU,进行第一次访问时，也把数据存到高速缓存区。之后，当,CPU,再次访问这一区域时，,CPU,就可以直接访问高速缓存区，而不需要再去访问低速主存储器。由于高速缓存器容量远小于低速大容量主存储器，所以它不可能包含后者的所有信息。高速缓存器设计的目标就是使,CPU,访问尽可能在高速缓存器中进行。,返回本节,THANK YOU VERY MUCH ！,本章到此结束，,谢谢您的光临！,返回本章首页,结 束,放映,