简易逻辑分析仪作品解析课件

*,可编辑,*,*,*,*,*,逻辑分析仪的原理与设计探讨,电子与信息工程系,罗 杰,2008,年,7,月,逻辑分析仪的原理与设计探讨电子与信息工程系 2008年7月,逻辑分析仪的原理与设计探讨,参考文献：,1.,谢自美主编,.,电子线路综合设计,.,武汉：华中科技大学出版社，,2006,年,.,2.,林占江编著,.,电子测量技术（第,2,版）,.,北京：电子工业出版社，,2007,年,.,逻辑分析仪的原理与设计探讨参考文献：1. 谢自美主编.电子线,一、逻辑分析仪简介,二、逻辑分析仪的基本组成及工作过程,四、示波器显示波形的原理,五、,2003,年赛题,简易逻辑分析仪（,D,题）题目,六、系统总体设计方案,七、主要单元电路的分析与设计,三、逻辑分析仪的主要工作方式,逻辑分析仪的原理与设计探讨,一、逻辑分析仪简介二、逻辑分析仪的基本组成及工作过程四、示波,一、逻辑分析仪（,Logic Analyzer,）简介,逻辑分析仪是数域测试最为典型的先进仪器，能很好地满足数域测试的各种要求,自,1973,年美国,HP,公司及,BIOMATION,分别研制问世以来，在短短时间内得到了飞速的发展。正因为它的问世，才出现了所谓,“,数字域,”,（简称数域）测量,。由于它以荧光屏显示为主要方式，故又有,逻辑示波器,之称。,逻辑分析仪不但能分析数字系统、计算机软件和硬件，而且能与计算机结合构成多种智能逻辑分析仪和个人仪器型的逻辑分析仪插件，某些逻辑分析仪还能与计算机开发系统、仿真器、数字化电压表、示波器等结合构成完善的仪器系统。,一、逻辑分析仪（Logic Analyzer）简介 逻,表,1,时域、频域和数域的比较,表1 时域、频域和数域的比较,简易逻辑分析仪作品解析课件,一、逻辑分析仪（,Logic Analyzer,）简介,逻辑分析仪根据显示方式和定时方式的类别基本可分为两大类：,逻辑状态分析仪,（,Logic State Analyzer,，即,LSA,），,逻辑定时分析仪,（,Logic Timing Analyzer,即,LTA,），但两类分析仪的基本结构是相似的，目前多数逻辑分析仪兼有状态分析和定时分析两种功能。,逻辑分析仪不但能分析数字系统、计算机软件和硬件，而且能与计算机结合构成多种智能逻辑分析仪和个人仪器型的逻辑分析仪插件，某些逻辑分析仪还能与计算机开发系统、仿真器、数字化电压表、示波器等结合构成完善的仪器系统。,一、逻辑分析仪（Logic Analyzer）简介,二、逻辑分析仪的基本组成及工作过程,图,1,逻辑分析仪基本组成框图,待测信号经多通道送入数据采集探头，与设定的门限电平进行比较，大于门限电平为高电平记“,1”,状态，小于门限电平为低电平记“,0”,状态，而门限电平根据被测系统特性来设定。,二、逻辑分析仪的基本组成及工作过程 图1 逻辑分析仪基本组,二、逻辑分析仪的基本组成及工作过程,图,1,逻辑分析仪基本组成框图,待测信号经多通道送入数据采集探头，与设定的门限电平进行比较，大于门限电平为高电平记“,1”,状态，小于门限电平为低,电平记“,0”,状态，而门限电平根据被测系统特性来设定。,在时钟作用下按节拍将采集的数据存入输入寄存器，而时钟可以由外部输入，也可以由逻辑分析仪内部时钟发生器产生。,二、逻辑分析仪的基本组成及工作过程 图1 逻辑分析仪基本组,二、逻辑分析仪的基本组成及工作过程,图,1,逻辑分析仪基本组成框图,逻辑分析仪用于观测触发数据或事件前后特定数据序列，因此触发识别电路在长长的数据流中去寻找特定的（置入的）,触发字或触发事,件，一旦找到就产生触发信号并送去控制数据的存贮和显示。,触发信号也可以由外部输入，在触发信号作用下存贮器存贮数据，因存贮器容量有限，按先进先出（,First-In.First-Out,，即,FIFO,）原则存贮，当存满后就不断以新数据依次代替旧数据。,二、逻辑分析仪的基本组成及工作过程 图1 逻辑分析仪基本组,二、逻辑分析仪的基本组成及工作过程,图,1,逻辑分析仪基本组成框图,逻辑分析仪的显示与存贮是,交替,进行的。存贮结束后，已存入存贮器的内容被逐字取出，在显示发生器的控制和配合下，,可以多种便于观察的形式把数据显示在,CRT,上。显示完毕后产生存取指令，再次采集、存贮数据，如此循环。,二、逻辑分析仪的基本组成及工作过程 图1 逻辑分析仪基本组,三、逻辑分析仪的主要工作方式,.,数据的采集方式,在时钟跳变沿处获取数据,分为：,状态分析（同步时钟或外时钟：,采样时钟与被测电路时钟同步,）,定时分析（异步时钟或内时钟：,采用与被测系统没有同步关系,的内部时钟作为采样时钟,）,采样过程是把采样时钟跳变时的信号状态（逻辑电平）记录下来，并将该状态保持到下一个采样时钟沿。,三、逻辑分析仪的主要工作方式.数据的采集方式在时钟跳变,“,触发,”,源于示波器，但逻辑状态分析仪是采用,数据字,触发。一旦触发，则对数据流中对分析有意义的一组数据（即数据块）进行采集并在,CRT,上显示，即在数据流中开一个,观察窗口（,Window,）,。这个窗口中的全部数据叫一个,跟踪（,Trace,）,。因此，触发用来决定跟踪在数据中的位置。,逻辑状态分析仪采用,“,字识别,”,触发，即将,输入的数据字,与操作者,预置的特定字,相比较，若吻合便产生一次触发。特征字（触发字）由仪器面板上的,“,触发字选择,”,来设定预置。（事件触发类似）。,逻辑状态分析仪的触发方式很多，但最基本的触发方式有三种：,始端触发（,开始触发,）、终端触发（,终止触发,）、延迟触发,。,.,触发与跟踪方式,“触发”源于示波器，但逻辑状态分析仪是采用数据字,.,触发与跟踪方式,触发：,用逻辑分析仪观察大量数据的方法是：设置特定的观察起点、终点或与被分析数据有一定关系的某一个参考点，这个特定的点在数据流中一旦出现，便形成一次触发事件，相应地把数据存入存储器。这个过程称为触发。,触发字,：参考点是一个数据字，也可能是字或事件的序列，称为触发字。,跟踪,：由逻辑分析仪收集并在显示屏上显示出来的一组数据称为一次跟踪。由,触发,决定,跟踪,在数据流中的位置。,.触发与跟踪方式触发：用逻辑分析仪观察大量数据的方法是：设,3,种触发方式：,始端触发、终端触发、延迟触发,始端触发：,又叫触发开始跟踪。一旦识别到触发字便触发，以被触发时的数据（即触发字）为存贮的第一个有效数据，直到存贮器存满为止，因而触发字是存贮和显示的第一个有效数据。如图（,a,）所示。,终端触发：,又叫触发终止跟踪。在触发以前，存贮器就以先进先出方式存贮数据，当存满后开始在数据流中搜索触发字，与此同时存贮器继续以新数据更新旧数据。一旦发现触发字，就立即停止存贮有效数据，因而 触发字就是存贮和显示的最后一个有效数据。,3种触发方式：始端触发、终端触发、延迟触发始端触发：又叫触发,延迟触发：,就是在数据流中搜索到触发字时并不是立即进行跟踪，而是经过一定的延迟才跟踪。因此延迟触发是改变数据窗口与触发字间相对关系的一种触发，它与始、终端触发配合工作，如下图所示。其中（,a,）图为始端触发加延迟，（,b,）图为终端触发加延迟。,3,种触发方式：,始端触发、终端触发、延迟触发,延迟触发：就是在数据流中搜索到触发字时并不是立即进行跟踪，而,.,数据的存储,根据所采用的存储器的不同，存储方式可分为两类。,（）移位寄存器存储,移位寄存器式存贮器每存入一个新数据，以前存储的数据就移位一次，待存满后最早存入的数据就被移出。以先入先出方式存储数据。,（）随机存储器存储,使用随机存储器（,RAM,）作为逻辑分析仪的存储器，每个存储单元由地址计数器进行选址。目前的逻辑分析仪大都采取这种方法存储数据。,.数据的存储根据所采用的存储器的不同，存储方式可分为两类,.,数据显示的区别,为了便于对数字系统进行分析，逻辑分析仪有多种显示方式，其中状态表和定时图显示分别是状态分析仪和定时分析仪的基本显示方式。,.数据显示的区别为了便于对数字系统进行分析，逻辑分析仪有,映射图显式,可以观察系统运行全貌的动态情况。它用一系列光点表示一个数据流，其主要原理是把逻辑分析仪内存中获取的每一个数据字分成低位和高位两部分，再分别经,D/A,转换成模拟信号，驱动,CRT,的,x,、,y,偏转板，从而合成显示一个光点。,映射图显式可以观察系统运行全貌的动态情况。它用一系列光点表示,四、示波器显示波形的原理,要用示波器作为逻辑分析仪的显示设备，示波器采用,X-Y,工作方式，,X,通道加锯齿波信号，,Y,通道分时加入,8,路被测信号。为此需要了解示波器显示波形的原理：,1.,电子束在,v,Y,与,v,X,作用下的运动，有,4,种情况：,(1),当,X,、,Y,两对偏转板上不加任何信号 ，则光点出现在荧光屏的中心位置，不产生任何偏转。,(2),垂直偏转板上加电压 ，而水平偏转上加的电压,v,X,=0,，则光点仅在垂直方向随,v,Y,变化而偏转。光点的轨迹为一垂直线，其长度正比于,v,Y,的峰峰值,(2V,m,),，如图,2,所示。反之，,v,Y,=0,则光屏上显示一条水平线。,四、示波器显示波形的原理要用示波器作为逻辑分析仪的显示设备，,(3),如 ，则电子束同时受两对偏转板电场力的作用，光点沿,X,轴、,Y,轴合成方向运动，其轨迹为一斜线，如图,4,所示。,(3) 如,(3),如 ，则电子束同时受两对偏转板电场力的作用，光点沿,X,轴、,Y,轴合成方向运动，其轨迹为一斜线，如图,4,所示。,(4),若 ，而在,X,转板上加上一个与,v,Y,周期相同的 锯齿波电压 ，则在荧光屏上可真实地显示,v,Y,的波形，如图,5,所示。,(3) 如,四、示波器显示波形的原理,2.,同步概念,前面讨论的是,T,X,=,T,Y,的情况。如果丁,T,X,=2,T,Y,，则可以在荧光屏上观察到两个周期的信号电压波形，如图,6,所示。如果波形重复出现，而且完全重叠，就可以看到一个稳定的图象。图,7,是不稳定的情况。,四、示波器显示波形的原理2. 同步概念 前面讨论的是T,四、示波器显示波形的原理,2.,同步概念,因此，为了在荧光屏上获得稳定的图象，,T,X,(,包括正程与回程,),与,T,Y,必须成整数倍关系，即,(n,为正整数,),，以保证每次扫描的起始点都对应信号电压 的相同相位点上，这种过程称为“同步”。,四、示波器显示波形的原理2. 同步概念 因此，为了在荧,五、,2003,年大赛题,简易逻辑分析仪（,D,题）,一、任务,设计并制作一个,8,路数字信号发生器与简易逻辑分析仪，其结构框图如图,1,所示：,五、2003年大赛题 简易逻辑分析仪（D题）一、任务,二、要求,1,、基本要求,（,1,）制作数字信号发生器,能产生,8,路可预置的循环移位逻辑信号序列，输出信号为,TTL,电平，序列时钟频率为,100Hz,，并能够重复输出。逻辑信号序列示例如图,2,所示。,（,2,）制作简易逻辑分析仪,a,具有采集,8,路逻辑信号的功能，并可设置单级触发字。信号采集的触发条件为各路被测信号电平与触发字所设定的逻辑状态相同。在满足触发条件时，能对被测信号进行一次采集、存储。,b,能利用模拟示波器清晰稳定地显示所采集到的,8,路信号波形，并显示触发点位置。,c,8,位输入电路的输入阻抗大于,50k,，其逻辑信号门限电压可在,0.254V,范围内按,16,级变化，以适应各种输入信号的逻辑电平。,d,每通道的存储深度为,20bit,。,二、要求（1）制作数字信号发生器,二、要求,2,、发挥部分,（,1,）能在示波器上显示可移动的时间标志线，并采用,LED,或其它方式显示时间标志线所对应时刻的,8,路输入信号逻辑状态。,（,2,）简易逻辑分析仪应具备,3,级逻辑状态分析触发功能，即当连续依次捕捉到设定的,3,个触发字时，开始对被测信号进行一次采集、存储与显示，并显示触发点位置。,3,级触发字可任意设定（例如：在,8,路信号中指定连续依次捕捉到两路信号,11,、,01,、,00,作为三级触发状态字）。,（,3,）触发位置可调（即可选择显示触发前、后所保存的逻辑状态字数）。,（,4,）其它（如增加存储深度后分页显示等）。,二、要求（1）能在示波器上显示可移动的时间标志线，并采用LE,六、系统总体设计方案,方案一：纯单片机方式。单片机虽然具备灵活的控制方式，但受工作速率的影响，可能会使示波器显示屏幕抖动和出现明显的回扫线。,方案二：采用,CPLD/FPGA,（或带有,IP,核的,CPLD/FPGA,）方式。,方案三：采用单片机,+FPGA,方式。即用单片机作为主处理器，完成人机界面、系统控制和触发控制。用,FPGA,作为协处理器，完成,8,路,TTL,数据的采集与普通模拟示波器的显示控制。这种方案兼顾了上述两种方案的优点，可以在硬、软件的结合上，使设计达到整体优化的效果。,方案四：采用,FPGA+Nios II,方案，使用,DE2,完成设计。,六、系统总体设计方案方案一：纯单片机方式。单片机虽然具备灵活,六、系统总体设计方案,数字信号发生器,输入信号调理,存储,缓冲区,接示波器,Z,轴,亮 度,控 制,锯齿波产 生,数字信号输出,接示波器,X,轴,接示波器,Y,轴,240,128,点阵液晶显示,单片机,AT89S52,键盘输入,FIFO RAM,同步显示模块,触发识别模块,FPGA Cylone1C3,控制,六、系统总体设计方案数字信号发生器输入信号调理接示波器Z轴亮,六、系统总体设计方案,FPGA+Nios II,方案，使用,DE2,开发板。,六、系统总体设计方案FPGA+Nios II 方案，使用DE,7.1 “8,位数字信号发生器”设计,题目要求序列时钟频率为,100Hz,，,TTL,电平输出，因此设计方案有两种：,（,1,）用一片单片机实现了,8,位数字信号发生器的功能，用开关进行循环字的预置，以软件实现循环移位。,（,2,）用,CPLD,或中规模集成的移位寄存器实现，但效果均不如单片机方案灵活方便，性价比较低。,七、主要单元电路的分析与设计,7.1 “8位数字信号发生器”设计 题目要求序列时钟,7.1 “8,位数字信号发生器”设计,7.1 “8位数字信号发生器”设计,7.2,输入信号调理电路设计,题目要求：输入阻抗大于,50k,，其逻辑信号门限电压可在,0.254V,范围内按,16,级变化。也即起始电压,a,1,=0.25V,，末尾电压,a,16,=4V,，根据等差数列理论，其步长为,输入信号经过一个跟随器，然后送到一个可调门限电压的电压比较器（,MAX912,），并输出,TTL,电平信号。,因此，对应的,16,级逻辑门限电压依次为：,0.25V,、,0.5V,、, 3.75V,、,4.00V,。,7.2 输入信号调理电路设计 题目要求：输入阻抗大,数字式可编程的放大电路, DAC,数字式可编程的放大电路 DAC,数字式可编程的放大电路, DAC,当,V,REF,=5V,时，,改变输入的数字量（,N,B,）即可改变衰减器的衰减倍数。,当步长为,0.25V,，其数字量的步长,N,B,=12,。,数字式可编程的放大电路 DAC 当VREF=5V时，改变,简易逻辑分析仪作品解析课件,7.3,数据存储模块,题目要求示波器上显示,8,路波形（即行数,Z=8,），每行位数,m,1,=20 bits,，即每页存储深度：,可以利用,FPGA,（例如,Cyclone 1C3,）内部的双口,RAM,来实现，存储容量可以扩展为,100,字节或更多。,控制电路设计（略）,7.3 数据存储模块题目要求示波器上显示8路波形（即行数Z=,7.3,数据存储模块,将存储器的读、写分离，在将数据写入,SRAM,时可采用较高频率的时钟（采样时钟），而读,SRAM,数据时可采用不同于采样时钟频率的串行频率时钟读出数据。,7.3 数据存储模块 将存储器的读、写分离，在将数据写入SR,7.4,显示驱动电路,包括：锯齿波扫描、输入信号扫描、,Z,轴的显示控制。,屏幕上要显示,8,路波形，因此外部,D/A,必须分时复用。但为了避免回扫线对显示效果的影响，,X,轴输入与,Y,轴输入必须保持严格同步，而且,DAC,还必须具备足够快的转换速率。,7.4 显示驱动电路 包括：锯齿波扫描、输入信号扫描、Z轴的,示波器的,Z,轴具有亮度调节功能，通过控制,Z,轴的输入电压来实现触发位置的标定和回扫线的消隐。当,Z,轴输入电压为,0V,左右时，示波器显示正常波形；当,Z,轴输入电压为,5V,左右时，示波器显示灰暗波形；当,Z,轴输入电压为,10V,左右时，示波器显示全灭。,利用,FPGA,直接控制,Z,轴，而,FPGA,的,I/O,输出电压为,0,3.3V,，必须在外面必须附加驱动电路。驱动电路可以采用,D/A,的方式，但,Z,轴对小范围的连续电压输入并不敏感，因此我们直接利用比较器和模拟开关，实现对时间轴任意位置的亮、暗、灭三级标定，电路如图,4,所示。,示波器的Z轴具有亮度调节功能，通过控制Z轴的输入电压来实现触,7.5,触发控制电路,（待完善）,7.5 触发控制电路 （待完善）,软件设计,1.,系统软件主程序设计,软件设计1. 系统软件主程序设计,软件设计,2.,示波器显示控制流程,软件设计2. 示波器显示控制流程,软件设计,3.,数据采集及触发控制流程,软件设计3. 数据采集及触发控制流程,谢 谢,！,2008.7,谢 谢 ！ 2008.7,