电子线路的设计与仿真-MAX-plus原理图输入法课件

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,北京邮电大学自动化学院,电子线路设计与仿真讲稿,第三节,MAX+plus,原理图输入法,用,MAX+plus II,的原理图输入设计法进行数字系统设计时，不需要任何硬件描述语言知识，在掌握了数字逻辑电路的基本知识后，即可使用,MAX+plus II,提供,EDA,平台，设计数字电路。,为了方便电路设计，设计者首先应当在计算机中建立自己的工程目录。例如，将自己的全部,EDA,设计文件放在,d:eda,文件夹中，而为图形编辑设计建立,d:edamygdf,文件夹，为,VHDL,文本编辑设计建立,d:edamyvhdl,等。,8/7/2024,MAX+plusII,原理图输入功能,：,1,、支持多层次设计,2,、可时序仿真（,0.1ns,），,能发现可能的竞争冒险现象,3,、能将设计中所有电路和测试文件存储入档,4,、编程下载，进行硬件验证,注：除原理图输入，其他流程与文本输入（,VHDL,）,相同,优点：设计者不需具备编程技术、硬件语言，只要会画原理图即可入门。,8/7/2024,编辑原理图,编译设计文件,功能仿真,产生元件符号,引脚锁定,时序仿真,硬件调试,编程下载,MAX+plus,原理图输入的基本操作,8/7/2024,执行“,File”,“New”,命令，弹出编辑文件类型对话框，选择“,Graphic Editor file”,后按“,OK”,，出现图形编辑界面。,编辑图形设计文件,8/7/2024,在原理图编辑窗中的任何一个位置上双击鼠标的左键，将弹出一个元件选择窗，或者点鼠标右键，选择输入元件项,Enter Symbol,，,也可以出现这个元件选择窗。,由此输入所需要的元件名,用户自己设置的元件库,基本逻辑元件库,老式宏函数元件库,参数可设置的强函数元件库,基本逻辑元件库中的元件,8/7/2024,基本逻辑元件库,PRIM,：,宏功能元件库,MF,：,与非门、非门、,D,触发器等,74,系列器件,LPM：,兆功能块参数可设置的强函数元件库,（类似,IP,核）,MAX+plus,II,元件库,8/7/2024,译码器（,encoder.gdf,）设计项目示意图,8/7/2024,设计好的图形文件一定要通过,MAX+plusII,的编译。在,MAX+plus,集成环境下，执行“,MAX+plus”,菜单下的“,Compiler”,命令，在弹出的编译对话框按“,START”,键，即可对文件进行编译。,在编译中，,MAX+plusII,自动完成编译网表提取（,Compiler,Netlist,Extractor,）、,数据库建立（,Database Builder,）、,逻辑综合（,Logic Synthesizer,）、,逻辑分割（,Partitioner,）、,适配（,Fitter,）、,延时网表提取（,Timing SNF Extractor,）,和编程文件汇编（,Assembler,）,等操作。,编译设计图形文件,8/7/2024,仿真，也称为模拟（,Simulation,），,是对电路设计的一种间接的检测方法。对电路设计的逻辑行为和功能进行模拟检测，可以获得许多设计错误及改进方面的信息。对于大型系统的设计，能进行可靠、快速、全面的仿真尤为重要。,功能仿真设计文件,仿真包括编辑波形文件、波形文件存盘和执行仿真文件等操作。,8/7/2024,上述的仿真仅是用来,检查,设计电路的,逻辑功能,是否正确，与实际编程下载的目标芯片还没有联系。为了获得与目标器件对应的、精确的时序仿真文件，在对文件编译前必须选定设计项目的目标器件，在,Max+plusII,环境中主要选,Altera,公司的,FPGA,或,CPLD,。,编程下载包括选择目标芯片、引脚锁定、编译和编程下载等操作。,完成选择目标芯片、引脚锁定再编译后再进行的仿真称为时序仿真，此时的仿真是针对具体的目标芯片进行的。,编程下载设计文件,8/7/2024,选择,目标芯片,执行“,Assign”,的“,Device”,命令，选择下载芯片型号。在“,Device Family”,中选择“,FLE10K”,，在,Device,列表中选择“,EPF10KLC84-4”,芯片型号。,8/7/2024,设计实例,1,位全加器设计,原理图输入的设计步骤、,元件库的调用、,原理图的设计方法、,多层次设计方法,/,元件的包装与调用,8/7/2024,被加数、加数以及低位的进位三者相加称 为,“,全加,”,，实现全加操作的电路叫做 全加器。,A,n,B,n,C,n,-1,S,n,0,0,0,0,0,0,0,1,1,0,1,1,1,0,0,0,1,1,1,1,0,1,0,0,1,0,1,1,1,0,1,1,真值表,C,n,0,1,1,1,1,0,0,0,S,n,=,A,n,B,n,C,n,-1,+A,n,B,n,C,n,-1,+,A,n,B,n,C,n,-,1,+A,n,B,n,C,n,-,1,+(A,n,B,n,+A,n,B,n,)C,n,-,1,=(,A,n,B,n,+A,n,B,n,)C,n,-,1,=H,C,n,-,1,+H,C,n,-,1,=H+C,n,-1,设H,=A,n,+,B,n,C,n,=H C,n,-,1,+A,n,B,n,全加器,8/7/2024,1,位半加器电路构成：,A+B=SO+CO,输入,输出,A,B,SO,CO,0,0,0,0,0,1,1,0,1,0,1,0,1,1,0,1,方法,2,：由半加器组合成全加器,SO=,A,B+A,B,CO=AB,8/7/2024,CO,C,n,A,n,B,n,CI,S,n,C,n,-1,S,n,=HC,n,-1,+HC,n,-1,C,n,=HC,n,-1,+A,n,B,n,全加器逻辑符号,由半加器及或门组成的全加器：,半,加,器,半,加,器,A,n,B,n,C,n,-1,C,n,S,n,H,A,n,B,n,H C,n,-1,1,8/7/2024,原理图设计步骤,步骤,1,：在,WINDOWS,下为本项工程设计建立文件夹。如,E:MY_PRJ,步骤,2,：启动,Max plus II,注意：,文件夹名,不能,用中文，且不可带空格。,此文件夹将被,EDA,默认为工作库,work library,8/7/2024,步骤,3,：输入设计项目和存盘,选择,原理,图编,辑器,新建一个设计文件,FILE/NEW,单击,OK,出现图形编辑界面,8/7/2024,调入元件,在空白处,点击鼠标右键,在空白处点击鼠标右键，,弹出窗口中选择,“,Enter Symbol”,8/7/2024,PRIM,基本元件库,MF,宏功能库,LPM,库,选择元件库,也可在这里输入元件名，,如,2,输入与门,AND2,，,输出引脚：,OUTPUT,等,库中的元件,自动显示,8/7/2024,将所需元件全部调入原理图编辑窗,非门：,NOT,2,输入与门：,AND2,同或门：,XNOR,输入引脚：,INPUT,输出引脚：,OUTPUT,8/7/2024,连接原理图,将调进来的元件连接成半加器,8/7/2024,连线工具,：,（连 接,/,断开、拖拉元件连线是否保持连接）,箭头（选取）,A,（,输入文字）,折线,直线,曲线,圆,放大,缩小,全图,橡皮筋功能,8/7/2024,技巧,删除连线,/,元件：点击或用箭头或拖拉选中，,DELETE,键,给,I/O,脚改名：双击,PIN NAME/,改名,8/7/2024,将连接好的原理图存盘,点击保存,注意，要存在,自己建立的,文件夹中,文件名取为：,h_adder.gdf,8/7/2024,步骤,4,：将设计项目设置成工程文件,(PROJECT),FILE,PROJECT,将工程设置成,当前的文件,如果文件没打开,或不是最顶层，,应用,NAME,注意指向的路,径、文件改变了,8/7/2024,步骤,5,：选择目标器件并编译,ASSIGN,DEVICE,选择器件系列：,FLEX10K,系列,根据实验箱上的,元件型号选择，选,EPF10K10LC84-4,注意，要消去,Show only Fastest,Speed Grades,的勾，使所有速度,级别的器件都能显示出来,8/7/2024,步骤,6,：编译,compiler,MAX+plus II,选择编译器,编译窗,编译,START,前消去,quartus,fit,项,8/7/2024,消去,Quartus,适配操作,Fitter Settings,消去这里的勾,Processing,8/7/2024,按编译窗口的,start,注意错误报,告和信息窗,口,Message,只有,Timing,characteristic,可忽略,8/7/2024,建立波形文件。,为仿真测试新建一个文件,File /New,选择波形,编辑器文件,步骤,7,：时序仿真,8/7/2024,信号名,取样点的值,取样点,8/7/2024,输入信号节点,从,SNF,文件中输入设计文件的信号节点,NODE/ENTER NODE FROM SNF,点击“,LIST”,SNF,文件中,的信号节点,选取,OK,8/7/2024,在,Options,菜单中消去网格对齐,Snap to Grid,的选择,(,消去对勾,),OPTION,SNAP TO GRID,8/7/2024,设定仿真时间,FILE,END TIME,60us,8/7/2024,编辑输入信号波形,用,鼠标拖拉选定区域，,再用工具条设高低电平,放大,/,缩小,0/1,任意,/,高阻,时钟信号,8/7/2024,波形文件存盘,8/7/2024,运行仿真器,8/7/2024,半加器仿真波形,8/7/2024,为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器,I/O,延时时间,8/7/2024,包装元件入库,选择菜单“,File”“Open”,，,在“,Open”,对话框中选择原理图编辑文件选项“,Graphic Editor Files”,，,然后选择,h_adder.gdf,，,重新打开半加器设计文件,选择“,File”,菜单的“,Create Default Symbol”,项，将当前文件变成了一个包装好的单一元件,(Symbol),，并被放置在工程路径指定的目录中以备后用。,8/7/2024,步骤,8,：引脚锁定,方法,1,：手工输入（不好用）,再编译一次，将引脚信息编译进去,8/7/2024,引脚对应情况,半加器信号 目标器件,EPF1010LC84-4,引脚号,a 5,b 6,co 17,so 18,8/7/2024,步骤,9,：编程下载,执行桌面,Dnldlo,程序,选,option,设定联机端口（,com1,）,ok.,。找到所存文件，点击按,Config,后即可操作实验面板，设置,input”,状态。,8/7/2024,1,位全加器设计,Ain+Bin+Cin,=,Cout,Sout,结果,0011,前面已介绍可用卡诺图化简，直接给出表达式。,为说明顶层元件调用，用半加器实现：,Ain+Bin,=C1 S1 00 01 10,S1+Cin=C2,Sout,C1+C2=,Cout,（,因不可能同时为,1,）,8/7/2024,步骤,10,：设计顶层文件,仿照前面的“步骤2”，打开一个新的原理图编辑窗口,调出已设计好的半加器元件,8/7/2024,完成全加器原理图设计,，,并以文件,f_adder.gdf,存在同一目录中,。,将当前文件设置成,Project,，,并选择目标器件为,EPF1010LC84-4,。,编译此顶层文件,f_adder.gdf,，,然后建立波形仿真文件。,8/7/2024,对应,f_adder.gdf,的波形仿真文件，参考图中输入信号,cin,、,bin,和,ain,输入信号电平的设置，启动仿真器,Simulator,，,观察输出波形的情况。,锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。,8/7/2024,引脚锁定,Device View,窗,1,、,MAXplus/Floorplan,Editor 2,、,Layout/,FullScreen,无勾,3,、,Layout/Device View,4,、,Layout/Current Assignment,Floorplan,拖拉即可,8/7/2024,执行,Dnld102,选,option,设定联机端口（,com1,）,ok.,。,找到所存文件，点击。按,Config,键后即可操作实验面板。,8/7/2024,实验,2-4,线译码器功能测试（用,74LS139,芯片）,异步二进制加法计数器（用,74LS112,或,74LS73,芯片）,一位全加器,8/7/2024,