第九章集成电路设计技术与工具课件

集成电路设计技术与工具集成电路设计技术与工具 第九章第九章 集成电路模块级设计集成电路模块级设计内容提要内容提要v9.1 引言引言v9.2 数字逻辑电路模块级设计数字逻辑电路模块级设计v9.3 模拟电路模块级设计模拟电路模块级设计v9.4 IP设计简介设计简介v9.5 本章小结本章小结9.1 引引 言言 随着集成电路规模和设计复杂度的不断提高，采用随着集成电路规模和设计复杂度的不断提高，采用人工或半自动设计方法必然存在着设计效率低、设计人工或半自动设计方法必然存在着设计效率低、设计周期长的问题。并且随着集成电路规模的不断扩大，周期长的问题。并且随着集成电路规模的不断扩大，基于晶体管级的电路仿真变得越来越困难，尤其是对基于晶体管级的电路仿真变得越来越困难，尤其是对于模拟集成电路而言，不仅电路的仿真过程变长而且于模拟集成电路而言，不仅电路的仿真过程变长而且仿真的收敛性也变差。为了提高设计效率、缩短设计仿真的收敛性也变差。为了提高设计效率、缩短设计周期，可以首先将复杂的电路划分为若干模块，各个周期，可以首先将复杂的电路划分为若干模块，各个设计小组按照统一的标准并行设计各自的模块，然后设计小组按照统一的标准并行设计各自的模块，然后分别完成各个模块的晶体管级电路仿真和版图验证，分别完成各个模块的晶体管级电路仿真和版图验证，最后在此基础上完成整个系统的集成。最后在此基础上完成整个系统的集成。9.1 引引 言言这这种种将将复复杂杂的的集集成成电电路路分分为为多多个个较较小小的的模模块块来来处处理理的的方方法法是是集集成成电电路路模模块块级级设设计计方方法法的的空空间间含含义义。其其优优点点是是：由由多多个个设设计计小小组组协协同同完完成成一一个个复复杂杂的的设设计计，发发挥挥了了群群体体的的作作用用，为为实实现现更更为为优优化化的的电电路路设设计计提提供供了了条条件件。集集成成电电路路模模块块级级设设计计方方法法还还有有时时间间的的含含义义。这这就就是是把把一一些些基基本本的的、常常用用的的电电路路模模块块预预先先按按一一定定的的规规则则设设计计出出来来并并经经过过工工艺艺验验证证，供供本本人人、本本设设计计团团队队或或其其他他设设计计团团队队在在需需要要时时调调用用。其其优优点点是是：知知识识重重用用、成成果果共共享享、节节省省人人力力、节节省省时时间间和和减减少少风风险险。纵纵上上所所述述，集集成成电电路路的的模模块块应应该该具具有有这这样样的的特特征征：功功能能相相对对独独立立、能够完成一种基本功能、具有可重用性。能够完成一种基本功能、具有可重用性。9.1 引引 言言 集集成成电电路路的的模模块块也也基基本本上上可可以以分分为为数数字字电电路路和和模模拟拟电电路路两两大大类类。由由于于模模拟拟信信号号和和数数字字信信号号的的分分析析处处理理方方法法不不同同，相相应应地地，它它们们在在晶晶体体管管级级的的设设计计分分析析方方法法也也有有所所不不同同。在在模模块块级级，模模拟拟和和数数字字集集成成电电路路设设计计分分析析方方法法的的差差别别更更大大。模模拟拟集集成成电电路路的的模模块块级级设设计计技技术术目目前前还还不不够够成成熟熟，而而数数字字集集成成电电路路由由于于可可以以方方便便地地抽抽象象出出逻逻辑辑门门、加加法法器器、寄寄存存器器、算算术术单单元元等等不不同同类类型型的的逻逻辑辑单单元元，这这种种抽抽象象极极大大地地促促进进了了数数字字电电路路的的自自动动化化设设计计进进程程，其其模模块块级级和和更更高高一一层层次次的的系系统级设计技术已经相当成熟。统级设计技术已经相当成熟。9.2 数字逻辑电路模块级设计数字逻辑电路模块级设计9.2.1、模块级宏模型、模块级宏模型v 设设计计好好的的晶晶体体管管级级数数字字电电路路可可以以首首先先被被简简单单抽抽象象为为：对对所所有有的的输输入入执执行行逻逻辑辑运运算算来来产产生生一一个或多个输出。例如：个或多个输出。例如：二输入与非门二输入与非门 晶体管级晶体管级CMOS反相器反相器二输入或非门二输入或非门 传输门传输门 v晶体管级的数字逻辑电路输入输出电平的变晶体管级的数字逻辑电路输入输出电平的变化可以被抽象为高一级别的布尔代数描述，表化可以被抽象为高一级别的布尔代数描述，表现为功能相对独立并且具有一定功能的模块。现为功能相对独立并且具有一定功能的模块。这些模块不再涉及具体的晶体管连接，也不再这些模块不再涉及具体的晶体管连接，也不再关心电路结构，只是对电路逻辑行为的抽象，关心电路结构，只是对电路逻辑行为的抽象，这就是数字逻辑电路的模块级宏模型。用逻辑这就是数字逻辑电路的模块级宏模型。用逻辑函数来描述的宏模型属于行为级宏模型。函数来描述的宏模型属于行为级宏模型。v不论数字电路各模块的规模大小如何，其模不论数字电路各模块的规模大小如何，其模块划分的基本原则是：各功能模块之间的连线块划分的基本原则是：各功能模块之间的连线尽可能少、接口清晰、规模合理、便于独立加尽可能少、接口清晰、规模合理、便于独立加以性能描述和应用。以性能描述和应用。9.2.2、宏模型的电气特性、宏模型的电气特性 v模块的一阶特性描述模块的一阶特性描述只只考考虑虑模模块块最最基基本本的的功功能能，不不反反映映模模块块的的电电气气特特性性和和其其他他物物理理特特性性，例例如如，对对非非门门电电路路来来说说，并并没没有有考考虑虑其其上上升升时时间间、下下降降时时间间、延延迟迟时时间间、电电源源电电压压、逻逻辑辑电平、功耗和面积等性能。电平、功耗和面积等性能。v模块的二阶特性描述模块的二阶特性描述包包含含电电气气特特性性的的模模型型。在在完完成成逻逻辑辑功功能能抽抽象象的的同同时时，还还给给出出电电路路的的驱驱动动能能力力、漏漏电电流流功功耗耗、面面积积、一一定定负负载载时时的的上上升升/下下降降时时间间等等信信息息。这这就就需需要要采采用用VHDL或或Verilog两种数字电路硬件描述语言来描述这些电特性。两种数字电路硬件描述语言来描述这些电特性。9.2.3、版图布局与布线、版图布局与布线v大规模的数字集成电路一般可以采用基于标准单元大规模的数字集成电路一般可以采用基于标准单元库的自动布局布线来完成版图设计。库的自动布局布线来完成版图设计。v中小规模或速度和面积需要特别优化的数字电路，中小规模或速度和面积需要特别优化的数字电路，可以或必须采用手工的版图设计方法完成模块级版图可以或必须采用手工的版图设计方法完成模块级版图设计。设计。v采用层次化的版图设计方法，调用各设计好的门电采用层次化的版图设计方法，调用各设计好的门电路版图，然后进行布局和布线路版图，然后进行布局和布线。v注重版图的规整性注重版图的规整性。版图中的各单元应该尽可能地。版图中的各单元应该尽可能地排列规整排列规整9.2.3、版图布局与布线、版图布局与布线 一个加法器的布局规划一个加法器的布局规划 v布局时还要考虑的一点就是为布线预留空间。布局时还要考虑的一点就是为布线预留空间。通常的设计是，将前后互联的模块排成一行，通常的设计是，将前后互联的模块排成一行，行之间预留布线通道。这样，不相邻模块之行之间预留布线通道。这样，不相邻模块之间以及不同行中的模块之间通过预留布线通间以及不同行中的模块之间通过预留布线通道实现互联。行之中相邻两模块之间的电源道实现互联。行之中相邻两模块之间的电源和地线直接对接，信号线也尽可能直接对接。和地线直接对接，信号线也尽可能直接对接。如果待互联的两信号端点不在同一水平线上，如果待互联的两信号端点不在同一水平线上，两端点间的连接优选直线而不用直角折线。两端点间的连接优选直线而不用直角折线。其原则就是尽可能缩短高速信号互联线的长其原则就是尽可能缩短高速信号互联线的长度。度。9.3 模拟电路模块级设计模拟电路模块级设计基基本本的的数数字字逻逻辑辑电电路路可可以以通通过过布布尔尔代代数数来来描描述述输输入入输输出出间间的的关关系系，但但模模拟拟电电路路就就无无法法找找到到这这样样一一种种统统一一的的描描述述方方法法，因因此此，其其电电路路功功能能的的抽抽象象描描述述相相对对数数字字集集成成电电路路而而言言要要困困难难得得多多。对对于于不不同同类类型型的的模模拟拟电电路路，通通常常处处理理的的方方法法也也不不一一样样。下下面面从从模模拟拟电电路路的的线线性性特特征征和和非非线线性性特特征征两两个个方方面面来来讨讨论论如如何何将将设设计计好好的的晶晶体体管管级级模拟电路抽象成高一级别的宏模型。模拟电路抽象成高一级别的宏模型。9.3.1、线性电路宏模型线性电路宏模型v线线性性模模拟拟电电路路，如如小小信信号号放放大大器器、运运算算放放大大器器等等，可可以以通通过过构构造造二二端端口口或或多多端端口口等等效效网网络络的的方方法法实实现现从从晶晶体体管管级级到到模模块块级级的的抽抽象象。这这种种端端口口等等效效网网络络可可以以借借助于助于SPICE程序中的四种受控源来加以描述。程序中的四种受控源来加以描述。v虽虽然然电电路路的的描描述述方方法法还还是是基基于于SPICE的的，但但它它关关心心的的不不再再是是网网络络内内部部晶晶体体管管级级的的电电路路拓拓扑扑、器器件件参参数数等等具具体体细细节节，而而是是采采用用诸诸如如Y参参数数和和Z参参数数等等端端口口网网络络参参数数从从宏宏观观角角度度来来描描述述电电路路的的功功能能，所所得得到到的的宏宏模模型型属属于构造法宏模型。于构造法宏模型。一、一、线性电路宏模型线性电路宏模型与与数数字字电电路路宏宏模模型型类类似似，模模拟拟电电路路的的宏宏模模型型描描述也有一阶模型和二阶模型之分。述也有一阶模型和二阶模型之分。v 一阶模型一阶模型反映模块重要功能的性能参数。反映模块重要功能的性能参数。v 二阶模型二阶模型 在某些情况下可以忽略的性能参数。在某些情况下可以忽略的性能参数。根根据据一一阶阶模模型型，无无法法得得到到其其共共模模抑抑制制比比、带带宽宽、建建立立时时间间等等重重要要特特性性。因因此此包包括括CMRR、电电源源抑抑制制比比（PSRR）、高高阶阶零零极极点点传传递递函函数数、压压摆摆率率、噪噪声声源源、输输出出电电压压范范围围、功耗等参数的模型可认为是运算放大器的二阶模型。功耗等参数的模型可认为是运算放大器的二阶模型。运算放大器一阶模型示例运算放大器一阶模型示例 9.3.2、非线性电路宏模型非线性电路宏模型 非非线线性性模模拟拟电电路路包包括括非非线线性性功功率率放放大大器器PA、压压控控振振荡荡器器VCO和和混混频频器器等等。以以VCO为为例例，当当完完成成晶晶体体管管级级的的设设计计后后，无无论论是是环环形形VCO还还是是LC VCO，理理想想情情况况下下，VCO输输出出的的信信号号频频率率是是控控制电压制电压Vcont的线性函数：的线性函数：FR为为VCO的的“自由振荡自由振荡”频率，单位为频率，单位为rad；KVCO为为VCO的的“增益增益”，单位为单位为rad/(s V)在锁相环路中，压控振荡器输出对环路起作用的在锁相环路中，压控振荡器输出对环路起作用的不是瞬时角频率而是它的瞬时相位，而相位是频不是瞬时角频率而是它的瞬时相位，而相位是频率对时间的积分。率对时间的积分。压控振荡器在锁相环路中起了一次积分作用，被压控振荡器在锁相环路中起了一次积分作用，被称为锁相环路中的固有积分环节。称为锁相环路中的固有积分环节。当不考虑当不考虑VCO的相位噪声等二阶特性时，其一的相位噪声等二阶特性时，其一阶模型为：阶模型为：这个例子说明，非线性模拟电路虽然不能够像线这个例子说明，非线性模拟电路虽然不能够像线性模拟电路那样，通过线性元件构造等效电路的性模拟电路那样，通过线性元件构造等效电路的方法实现从晶体管级到模块级的抽象，但可以使方法实现从晶体管级到模块级的抽象，但可以使用数学函数对其行为进行抽象，所获得的宏模型用数学函数对其行为进行抽象，所获得的宏模型属于行为级宏模型。属于行为级宏模型。9.3.3、版图布局与布线、版图布局与布线 v一个好的模拟集成电路版图可以将串扰、失配、一个好的模拟集成电路版图可以将串扰、失配、噪声等效应减至最小。噪声等效应减至最小。v无论模块级还是晶体管级的版图设计对实现系无论模块级还是晶体管级的版图设计对实现系统的设计要求都是至关重要的。统的设计要求都是至关重要的。v晶体管级的版图设计主要侧重于器件的版图设晶体管级的版图设计主要侧重于器件的版图设计和布局布线，计和布局布线，v模块级的版图设计主要侧重于各模块的布局以模块级的版图设计主要侧重于各模块的布局以及模块间的连线。及模块间的连线。v模块级的模拟电路版图设计首先要了解各模模块级的模拟电路版图设计首先要了解各模块的特点，是大信号还是小信号、高呀大功块的特点，是大信号还是小信号、高呀大功率还是低压小功率以及大电流路径还是小电率还是低压小功率以及大电流路径还是小电流路径等关键问题。然后再进行合理的布局流路径等关键问题。然后再进行合理的布局分割，对敏感的模块通过加保护环、分割，对敏感的模块通过加保护环、PN结隔结隔离等措施加以保护。离等措施加以保护。v在数模混合信号电路的版图布局中，通常将在数模混合信号电路的版图布局中，通常将比较器、输出缓冲放大器等大摆幅模拟电路比较器、输出缓冲放大器等大摆幅模拟电路布置在模拟和数字电路之间。布置在模拟和数字电路之间。v数字电路应该根据速度和功能进行划分。数数字电路应该根据速度和功能进行划分。数字输出缓冲器通常要高速驱动电容负载，应字输出缓冲器通常要高速驱动电容负载，应远离敏感模拟节点。低速和高速数字电路应远离敏感模拟节点。低速和高速数字电路应依次布置在不敏感模拟电路和数字输出缓冲依次布置在不敏感模拟电路和数字输出缓冲器之间器之间数模混合数模混合IC版图布局示例版图布局示例 图中敏感模拟电路尽可能远离了数字输出缓冲器，而最不敏感的模拟电路临近与干扰最小的数字电路v当模拟电路和数字电路设计在同一衬底上时，当模拟电路和数字电路设计在同一衬底上时，还需要考虑电源线和地线的布线。还需要考虑电源线和地线的布线。v通常，数字和模拟电路采用各自独立的电源通常，数字和模拟电路采用各自独立的电源和地线管脚可以达到最好的抗干扰效果，减小和地线管脚可以达到最好的抗干扰效果，减小耦合噪声。耦合噪声。数模混合数模混合IC的电源和地布线的电源和地布线 v上图中，通过使用单独的压焊点和管脚，使上图中，通过使用单独的压焊点和管脚，使模拟和数字电路完全分离。模拟和数字电路完全分离。v在这种方法依赖于是否有额外可用的管脚和在这种方法依赖于是否有额外可用的管脚和焊盘，这些分离的电源和地在外部应该连接焊盘，这些分离的电源和地在外部应该连接在一起在一起v同一衬底上的模拟电路和数字电路各自使用同一衬底上的模拟电路和数字电路各自使用一个独立的外部电源是不合理的，因为这两一个独立的外部电源是不合理的，因为这两种电路在上电时不可能做到完全同步，这样种电路在上电时不可能做到完全同步，这样容易引发闩锁效应容易引发闩锁效应9.4 IP设计简介设计简介 IP（Intellectual Property）的）的含义是含义是“知知识产权识产权”，是目前集成电路设计中的一种新概，是目前集成电路设计中的一种新概念。通常讲的念。通常讲的IP核（核（IP Core）是指已经设计优）是指已经设计优化好、经过验证、功能复杂、可以嵌入到其他化好、经过验证、功能复杂、可以嵌入到其他电路中重复使用的集成电路模块。不同的用户电路中重复使用的集成电路模块。不同的用户可以通过直接调用这些模块来完成各自的系统可以通过直接调用这些模块来完成各自的系统设计，这样就大大减轻了设计工程师的负担，设计，这样就大大减轻了设计工程师的负担，避免了重复劳动，提高了设计效率，缩短了产避免了重复劳动，提高了设计效率，缩短了产品进入市场的周期。品进入市场的周期。9.4.1、IP的发展的发展 v 最初，各工艺加工厂为扩大业务，便以精心最初，各工艺加工厂为扩大业务，便以精心设计并经过工艺验证的标准单元吸引设计并经过工艺验证的标准单元吸引IC设计师，设计师，向他们免费提供数据资料。向他们免费提供数据资料。v 如今的如今的IP已经成为已经成为IC设计的一项独立技术，设计的一项独立技术，成为实现成为实现SOC设计的技术支撑，成为设计的技术支撑，成为ASIC设计设计方法学中的学科分支。方法学中的学科分支。v从集成规模上说，现在的从集成规模上说，现在的IP库已经包含了诸库已经包含了诸如如8051微处理器、数字信号处理器微处理器、数字信号处理器(DSP)、MPEG-III等数字信息压缩等数字信息压缩/解压器在内的各类解压器在内的各类IC模块。如今的微电子技术已经具有实现系模块。如今的微电子技术已经具有实现系统集成的功能，因此这些统集成的功能，因此这些IP便以便以“核核”(Core)的形式嵌入到的形式嵌入到ASIC和和SOC中。中。v从从IP设计的来源上说，单纯靠工艺厂设计设计的来源上说，单纯靠工艺厂设计IP模块已不能满足系统设计师的要求。在市场模块已不能满足系统设计师的要求。在市场的驱动下，目前已经有许多集成电路设计公的驱动下，目前已经有许多集成电路设计公司从事司从事IP核的设计、开发和营销工作。核的设计、开发和营销工作。9.4.2、IP设计的层次设计的层次 vIP内核模块有行为（内核模块有行为（Behavior）、结构）、结构（Structure）和物理（）和物理（Physical）三种不同级）三种不同级别的设计。别的设计。v对应有主要描述功能行为的对应有主要描述功能行为的“IP软核（软核（Soft IP Core）”、完成结构描述的、完成结构描述的“IP固核固核（Firm IP Core）”和基于物理描述并经过工和基于物理描述并经过工艺验证的艺验证的“IP硬核（硬核（Hard IP Core）”三个层三个层次。次。v相当于集成电路（器件或部件）的毛坯、半相当于集成电路（器件或部件）的毛坯、半成品和成品的设计技术。成品和成品的设计技术。v IP软核通常是以某种硬件描述语言（软核通常是以某种硬件描述语言（HDL）文本提交给用户。该软核已经过行为级设计优文本提交给用户。该软核已经过行为级设计优化和功能验证，但其中不包含任何具体的物理化和功能验证，但其中不包含任何具体的物理信息。根据信息。根据HDL文本，用户可以综合出正确的文本，用户可以综合出正确的门电路级网表，并可以进行后续的结构设计，门电路级网表，并可以进行后续的结构设计，具有较大的灵活性，可以很容易地借助具有较大的灵活性，可以很容易地借助EDA自自动综合工具与其他外部逻辑电路结合成一体，动综合工具与其他外部逻辑电路结合成一体，根据各种不同的半导体工艺，设计成具有不同根据各种不同的半导体工艺，设计成具有不同性能的器件。性能的器件。v IP硬核是基于某种半导体工艺的物理设计，硬核是基于某种半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩膜版图和全套工艺文件，形式是电路物理结构掩膜版图和全套工艺文件，是可以直接使用的全套技术。与软核相比，利是可以直接使用的全套技术。与软核相比，利用硬核进行集成电路设计受到的限制多，但是用硬核进行集成电路设计受到的限制多，但是容易一次流片成功，其进行知识产权的保护也容易一次流片成功，其进行知识产权的保护也较简单。较简单。vIP固核的设计介于软核和硬核之间，除完成固核的设计介于软核和硬核之间，除完成了门电路级综合和时序仿真等设计环节外，还了门电路级综合和时序仿真等设计环节外，还完成了完成了IP硬核所有的设计。一般以门电路级网硬核所有的设计。一般以门电路级网表形式提交给用户使用。表形式提交给用户使用。v另外从功能上划分有嵌入式另外从功能上划分有嵌入式IP核和通用核和通用IP核。核。嵌入式嵌入式IP核指可编程核指可编程IP模块，主要是模块，主要是CPU与与DSP。通用。通用IP核模块包括存储器、存储控制器、核模块包括存储器、存储控制器、通用接口电路和通用功能模块等。通用接口电路和通用功能模块等。9.4.3、IP的标准的标准 目前，尽管对目前，尽管对IP还没有统一的定义，但还没有统一的定义，但IP的的实际内涵是有界定的。实际内涵是有界定的。1）IP必须是为了易于重用而按嵌入式专门设计必须是为了易于重用而按嵌入式专门设计的。的。2）IP模块的优化设计。模块的优化设计。3）要符合）要符合IP标准。与其他标准。与其他IC产品一样，产品一样，IP进入进入流通领域后，也需要有标准。流通领域后，也需要有标准。9.5 本章小结本章小结 本章在主要讨论了模拟电路和数字逻辑本章在主要讨论了模拟电路和数字逻辑电路的模块级仿真和版图设计方法，介绍电路的模块级仿真和版图设计方法，介绍了集成电路了集成电路IP设计的基本概念。为采用设计的基本概念。为采用“自顶向下自顶向下”的集成电路系统级设计奠定了的集成电路系统级设计奠定了基础基础