PLD可编程逻辑器件PLD课件

第一节第一节 可编程逻辑器件可编程逻辑器件PLDPLD概述概述第二节第二节 可编程逻辑阵列可编程逻辑阵列PLAPLA第三节第三节 可编程阵列逻辑可编程阵列逻辑PALPAL第四节第四节 通用阵列逻辑通用阵列逻辑GALGAL第五节第五节 高密度可编程逻辑器件高密度可编程逻辑器件HDPLDHDPLD原理及应用原理及应用简介连接线与点增多连接线与点增多抗干扰下降抗干扰下降传统的逻辑系统传统的逻辑系统:当规模增大时当规模增大时 焊点多，可靠性下降；焊点多，可靠性下降；系统规模增加，成本升高；系统规模增加，成本升高；功耗增加；功耗增加；占用空间扩大。占用空间扩大。简介系统放在一个芯片内系统放在一个芯片内专用集成电路（简称专用集成电路（简称ASIC）用户定制用户定制集成电路集成电路简介半定制半定制标准单元标准单元（Standard Cell Array 简称简称SCA）门阵列门阵列（Gate Array简称简称GA）可编程逻辑器件可编程逻辑器件（Programmable Logic Device）近年来近年来PLD从芯片密度、速度等方面发展迅速，已成从芯片密度、速度等方面发展迅速，已成为一个重要分支。为一个重要分支。ASIC全定制（全定制（Full Custom Design IC）厂商直接做出。厂商直接做出。如：表芯如：表芯厂商做出半成品厂商做出半成品半定制（半定制（Semi-Custom Design IC）PLDSPLDHDPLDCPLDFPGA任何组合函数都可表示为与任何组合函数都可表示为与或表达式：或表达式：用两级与用两级与或电路实现或电路实现SCACPLDGAPROMPLAPALGAL由由大大量量的的二二级级与与或或单元电路组成单元电路组成与固定，或编程与固定，或编程与或均可编程与或均可编程与编程，或固定与编程，或固定单元电路单元电路与与或阵列或阵列逻辑模块逻辑模块 PLD有多种品种：有多种品种：PROM、PLA、PAL、GAL、EPLD和和FPGA等。但它们组成结构基本相似等。但它们组成结构基本相似与门与门阵列阵列或门或门阵列阵列乘积项乘积项和项和项PLD主体主体输入输入电路电路输入信号输入信号互补互补输入输入输出输出电路电路输出函数输出函数反馈输入信号反馈输入信号 可由或阵列直接输出，可由或阵列直接输出，构成组合；构成组合；通过寄存器输出，通过寄存器输出，构成时序方式输出。构成时序方式输出。可直接可直接输出输出也可反馈到输入也可反馈到输入 输出既可以是低电平有输出既可以是低电平有效，又可以是高电平有效。效，又可以是高电平有效。一、一、PLDPLD的基本结构的基本结构二、二、PLDPLD的逻辑符号表示方法的逻辑符号表示方法1.输入缓冲器表示方法输入缓冲器表示方法AAA2.与门和或门的表示方法与门和或门的表示方法PLD具有较大的与或阵列，逻辑图具有较大的与或阵列，逻辑图的画法与传统的画法有所不同。的画法与传统的画法有所不同。A B C DF1固定连接固定连接编程连接编程连接F1=ABCA B C DF2F2=B+C+D二、二、PLDPLD的逻辑符号表示方法的逻辑符号表示方法2.与门和或门的表示方法与门和或门的表示方法3.三种特殊表示方法三种特殊表示方法1.输入全编程，输出为输入全编程，输出为0。2.也可简单地对应的与门中画叉，因此也可简单地对应的与门中画叉，因此E=D。3.乘积项与任何输入信号都没有接通，相当与门输出为乘积项与任何输入信号都没有接通，相当与门输出为1。下图给出最简单的下图给出最简单的PROM电路图，右图是左图的简化形式。电路图，右图是左图的简化形式。实现的函数为：实现的函数为：固定连接点固定连接点（与）（与）编程连接点编程连接点（或）（或）实现函数的表达式：实现函数的表达式：最小项表达式最小项表达式（1）与固定、或编程：）与固定、或编程：ROM和和PROM（2）与或全编程：）与或全编程：PLA（3）与编程、或固定：）与编程、或固定：PAL、GAL和和HDPLD根据与或阵列是否可编程分为三类：根据与或阵列是否可编程分为三类：三、三、PLDPLD的分类的分类1.与固定、或编程与固定、或编程ABCBCA000001010111连接点编连接点编程时，需画程时，需画一个叉。一个叉。输输出出全全部部最最小小项项全译码全译码A B C三、三、PLDPLD的分类的分类与阵列全固定，与阵列全固定，ROM和和PROM2.与、或全编程与、或全编程 代表器件是代表器件是PLA（Programmable Logic Array），），下图给下图给出了出了PLA的阵列结构。的阵列结构。不象不象PROM那样与那样与阵列需要全译码。阵列需要全译码。由于由于与或阵列均能编与或阵列均能编程程的特点，在实现函数时，的特点，在实现函数时，所需的是简化后的乘积项之所需的是简化后的乘积项之和和，这样阵列规模比，这样阵列规模比PROM小得多。小得多。可编程可编程可编程可编程三、三、PLDPLD的分类的分类3.与编程、或固定与编程、或固定 在这种结构中，或在这种结构中，或阵列固定若干个乘积项阵列固定若干个乘积项输出。输出。O1 代表器件代表器件PAL（Programmable Array Logic）和和GAL（Generic Array Logic）。三、三、PLDPLD的分类的分类每个交叉点都每个交叉点都可编程。可编程。O1为两个乘积为两个乘积项之和。项之和。3种基本的种基本的PLD结构结构与阵列固定与阵列固定或阵列可编程或阵列可编程PROM或阵列固定或阵列固定与阵列可编程与阵列可编程PAL与阵列可编程与阵列可编程或阵列可编程或阵列可编程PLA 阵列类型与或输出方式PROMPLA PALGAL 固定可编程可编程可编程可编程可编程固定固定TS,OCTS,OC,H,LTS,I/O,寄存器用户定义各种各种PLDPLD的结构特点的结构特点采用采用PLD设计数字系统和中小规模相比具有如下特点：设计数字系统和中小规模相比具有如下特点：1.系统体积减小：系统体积减小：单片单片PLD有很高的密度，可容纳中小规模有很高的密度，可容纳中小规模集成电路的几片到十几片；集成电路的几片到十几片；2.逻辑设计的灵活性增强：逻辑设计的灵活性增强：使用使用PLD器件设计的系统，可以器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；不受标准系列器件在逻辑功能上的限制；3.设计周期缩短：设计周期缩短：由于可编程特性，用由于可编程特性，用PLD设计一个系统所设计一个系统所需时间比传统方式大为缩短；需时间比传统方式大为缩短；四、四、PLDPLD的性能特点的性能特点4.系统处理速度提高：系统处理速度提高：实现任何逻辑功能比用中小规模器件实现任何逻辑功能比用中小规模器件所需的逻辑级数少。简化了系统设计，减少了级间延迟，所需的逻辑级数少。简化了系统设计，减少了级间延迟，提高了系统的处理速度；提高了系统的处理速度；5.系统成本降低：系统成本降低：由于由于PLD集成度高，测试与装配的量大大集成度高，测试与装配的量大大减少，避免了改变逻辑带来的重新设计和修改，有效地降减少，避免了改变逻辑带来的重新设计和修改，有效地降低了成本；低了成本；6.系统的可靠性提高：系统的可靠性提高：减少了芯片数量和印制板面积，减少减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命相互间的连线，增加了平均寿命,提高抗干扰能力，从而增提高抗干扰能力，从而增加了系统的可靠性；加了系统的可靠性；7.系系统统具具有有加加密密功功能能：某某些些PLD器器件件，如如GAL或或高高密密度度可可编程逻辑器件本身具有加密功能。编程逻辑器件本身具有加密功能。四四、PLDPLD的性能特点的性能特点 用可编程逻辑器件设计电路需要相应的用可编程逻辑器件设计电路需要相应的开发软件平台开发软件平台和和编程器编程器，可编程逻辑器件开发软件和相应的编程器多种，可编程逻辑器件开发软件和相应的编程器多种多样。多样。特别是一些较高级的软件平台，一个系统除了方案设特别是一些较高级的软件平台，一个系统除了方案设计和输入电路外，其它功能都可用编程软件自动完成。计和输入电路外，其它功能都可用编程软件自动完成。可编程逻辑器件设计电路过程如下图所示：可编程逻辑器件设计电路过程如下图所示：电电 路方路方 设案设案 计计设设计计输输入入优优化化电电路路选选择择器器件件编编程程 器时器时 件序件序 功检功检 能查能查设计人员完成设计人员完成四、四、用用PLDPLD实现逻辑电路的方法与过程实现逻辑电路的方法与过程一、可编程逻辑阵列一、可编程逻辑阵列PLAPLA可编程逻辑阵列可编程逻辑阵列PLA和和PROM相比之下，有如下特点：相比之下，有如下特点：1.PROM是与阵列固定、或阵列可编程，而是与阵列固定、或阵列可编程，而PLA是与和或阵是与和或阵列全可编程；列全可编程；2.PROM与阵列是全译码的形式，而与阵列是全译码的形式，而PLA是根据需要产生乘是根据需要产生乘积项，从而减小了阵列的规模；积项，从而减小了阵列的规模；3.PROM实现的逻辑函数采用最小项表达式来描述。而用实现的逻辑函数采用最小项表达式来描述。而用PLA实现逻辑函数时，运用简化后的最简与或式实现逻辑函数时，运用简化后的最简与或式.4.在在PLA中，对多输入、多输出的逻辑函数可以利用公共的中，对多输入、多输出的逻辑函数可以利用公共的与项，因而提高了阵列的利用率。与项，因而提高了阵列的利用率。例例:试用试用PLA实现四位自然二进制码转换成四位格雷码。实现四位自然二进制码转换成四位格雷码。（1）设四位自然二进制码为）设四位自然二进制码为B3B2B1B0，四位格雷码为四位格雷码为G3G2G1G0，得其对应的真值表如下。得其对应的真值表如下。（2）根据表列出逻辑函数根据表列出逻辑函数并简化，得最简输出表达式并简化，得最简输出表达式（3）转换器有四个输入信号，化简后需用到）转换器有四个输入信号，化简后需用到7个不同的乘积项，个不同的乘积项，组成组成4 个输出函数，故选用四输入的个输出函数，故选用四输入的74PLA实现，实现，7项项用了七个乘积项，比用了七个乘积项，比PROM全译码少用全译码少用9个，个，PLA除除了了能能实实现现各各种种组组合合电电路路外外，还还可可以以在在或或阵阵列列之之后后接入触发器组，作为反馈输入信号，实现时序逻辑电路。接入触发器组，作为反馈输入信号，实现时序逻辑电路。4个输出个输出PROM:164PLA:7 4例例:四位自然二进制码转换成四位格雷码四位自然二进制码转换成四位格雷码 PAL采用双极型熔丝工艺，工作速度较高。采用双极型熔丝工艺，工作速度较高。（一）（一）PAL的基本结构的基本结构1.专用输出基本门阵列结构专用输出基本门阵列结构2.可编程可编程I/O输出结构输出结构3.寄存器型输出结构寄存器型输出结构4.带异或门的寄存器型输出结构带异或门的寄存器型输出结构 PAL的结构的结构:与阵列可编程、或阵列固定与阵列可编程、或阵列固定.一、可编程阵列逻辑器件一、可编程阵列逻辑器件PALPAL1.1.专用输出基本门阵列结构专用输出基本门阵列结构一个输入一个输入 四个乘积项通过四个乘积项通过或非门低电平输出。或非门低电平输出。输入信号输入信号四个乘积项四个乘积项I I或非门或非门低电平有效低电平有效PAL器件（器件（L型）型）或门或门高电平有效高电平有效PAL器件（器件（H型）型）互补器件互补器件互补输出互补输出PAL器件（器件（C型）型）2.2.可编程可编程I/OI/O输出结构输出结构8个乘积项个乘积项3.3.寄存器型输出结构寄存器型输出结构8个乘积项个乘积项或非门的输出通过或非门的输出通过D触发器，触发器，在在CP的上升沿时到达输出。的上升沿时到达输出。触发器的触发器的Q端可以端可以通过三态缓冲器通过三态缓冲器送到输出引脚送到输出引脚触发器的反相端反馈回与触发器的反相端反馈回与阵列，作为输入信号参与阵列，作为输入信号参与更复杂的时序逻辑运算更复杂的时序逻辑运算CP和使能是和使能是PAL的公共端的公共端4.4.带异或门的寄存器型输出结构带异或门的寄存器型输出结构增加了一个异或门增加了一个异或门把乘积项分割成两把乘积项分割成两个和项个和项两个和项在触发器的输入端异或之后，两个和项在触发器的输入端异或之后，在时钟上升沿到来时存入触发器内在时钟上升沿到来时存入触发器内PAL结构结构GAL结构结构一、通用阵列逻辑一、通用阵列逻辑GALGAL器件器件16个输入引脚：个输入引脚：29固定做输入引脚固定做输入引脚1、11、12、13、14、17、18、19可设置成输入引脚可设置成输入引脚输出引脚：输出引脚：12、13、14、15、16、17、18、19阵列规模：阵列规模：64（与）（与）32（输入）（输入）（一）（一）GAL器件结构和特点器件结构和特点1.GAL16V8的基本结构的基本结构8个输入缓冲器8个输出反馈缓冲器个输出反馈缓冲器一个共用时钟一个共用时钟CLK8个输出缓冲器个输出缓冲器8个个OLMC输入端数量输入端数量输出端数量输出端数量2.GAL输出逻辑宏单元输出逻辑宏单元OLMC的组成的组成或门：输入端共八个乘积项，一个乘积项来自于选择器或门：输入端共八个乘积项，一个乘积项来自于选择器PTMUX异或门：当异或门：当XOR(n)=1时，异或门起反相作用；时，异或门起反相作用；当当XOR(n)=0时，异或门起同相作用。时，异或门起同相作用。状状态态存存储储器器，构成时序电路构成时序电路PTMUX选择与阵列输出的第一个乘积项或低电平选择与阵列输出的第一个乘积项或低电平四个数据选择器：四个数据选择器：TSMUX选择三态缓冲器的控制信号选择三态缓冲器的控制信号芯片统一芯片统一OE信号信号与阵列第一个乘积项与阵列第一个乘积项高电平高电平低电平低电平FMUX与阵列反馈信号的来源与阵列反馈信号的来源触发器的反相输出触发器的反相输出Q本单元的输出本单元的输出相邻单元的输出相邻单元的输出固定低电平固定低电平时钟控制时钟控制使能控制使能控制组合输出组合输出时序输出时序输出OMUX选择输出方式选择输出方式编程元件：编程元件：AC1(n)、AC0编程实现编程实现3.输出逻辑宏单元输出逻辑宏单元OLMC输出结构输出结构专用输入组态专用输入组态专用输出组态专用输出组态组合输入组合输入/输出组态输出组态寄存器组态寄存器组态寄存器组合寄存器组合I/O组态组态三态输出缓冲器的输出三态输出缓冲器的输出呈现高电阻，本单元输呈现高电阻，本单元输出功能被禁止，可作输出功能被禁止，可作输入端用。入端用。I/O可以作为输入端，提供可以作为输入端，提供给相邻的逻辑宏单元。给相邻的逻辑宏单元。本级输入信号却来自另一本级输入信号却来自另一相邻宏单元。相邻宏单元。本单元的反馈信号本单元的反馈信号和和去相邻单元去相邻单元的信号的信号都被阻断都被阻断三态缓冲器使能，异或门的输出不经过三态缓冲器使能，异或门的输出不经过D触发器，触发器，直接由处于使能状态的三态门输出，属于组合输直接由处于使能状态的三态门输出，属于组合输出出组合输出组合输出适合于三态适合于三态I/O缓冲等双向组合逻辑电路缓冲等双向组合逻辑电路时时钟钟和和使使能能可可配配置置作输入使用作输入使用时序输出时序输出从触发器从触发器的输出同相的输出同相Q端输出端输出或门的输入有或门的输入有8个乘积项个乘积项输出缓冲器输出缓冲器的使能信号的使能信号时钟，作时钟，作为公共端为公共端适合于实现计数器、移位寄存器等时序逻辑电路适合于实现计数器、移位寄存器等时序逻辑电路使用场合不同，适合实现在一个带寄存器器件作使用场合不同，适合实现在一个带寄存器器件作组合输出；组合输出；CLK和和OE公用，不能做输入。公用，不能做输入。4.GAL的特点的特点(1)有较高的通用性和灵活性：既可实现组合电路，又可实有较高的通用性和灵活性：既可实现组合电路，又可实现时序电路。现时序电路。(2)100可可编编程程：GAL采采用用浮浮栅栅编编程程技技术术，使使与与阵阵列列以以及及逻逻辑宏单元可以反复编程，电编程、电擦写。辑宏单元可以反复编程，电编程、电擦写。（一）（一）GAL器件结构和特点器件结构和特点(3)高高性性能能的的E2COMS工工艺艺：使使GAL的的高高速速度度、低低功功耗耗，编编程数据可保存程数据可保存20年以上。年以上。(4)100%可可测测试试：GAL的的宏宏单单元元接接成成时时序序状状态态，可可以以通通过过测测试试软软件件对对它它门门的的状状态态进进行行预预置置，从从而而可可以以随随意意将将电电路路置置于于某某一一状状态态，以以缩缩短短测测试试过过程程，保保证证电电路路在在编编程程以以后后，对对编编程程结结果果100可测。可测。4.GAL的特点的特点（一）（一）GAL器件结构和特点器件结构和特点（二）（二）GAL器件的编程方法和应用器件的编程方法和应用 编程对象：与阵列和输出宏单元编程对象：与阵列和输出宏单元 编程手段：软件开发平台编程手段：软件开发平台和和硬件编程设备硬件编程设备，编程方法：编程方法：早期的早期的GAL器件编程需要使用专门的编程器，将需要器件编程需要使用专门的编程器，将需要编程的编程的GAL器件插入编程器进行编程，然后将编程后器件插入编程器进行编程，然后将编程后的的GAL器件连接在设计者的设计系统。器件连接在设计者的设计系统。新一代的新一代的GAL器件，可以脱离开编程器，直接在设计器件，可以脱离开编程器，直接在设计者的电路系统上编程。者的电路系统上编程。二、通用阵列逻辑二、通用阵列逻辑GALGAL器件器件汇编型软件：如汇编型软件：如FM，这类软件没有简化功能，要这类软件没有简化功能，要求输入文件采用最简与或式的逻辑求输入文件采用最简与或式的逻辑描述方式；描述方式；编译型软件：如编译型软件：如Synario软件平台，这类软件的特软件平台，这类软件的特点是待实现的逻辑电路是由设计者点是待实现的逻辑电路是由设计者根据软件平台规定的图形输入文件根据软件平台规定的图形输入文件或可编程逻辑设计语言编写的语言或可编程逻辑设计语言编写的语言输入文件进行描述，然后软件平台输入文件进行描述，然后软件平台对设计者的电路进行描述转换，分对设计者的电路进行描述转换，分析，简化，模拟仿真、自动进行错析，简化，模拟仿真、自动进行错误定位等。误定位等。时钟必须共用；时钟必须共用；或的乘积项最多只有或的乘积项最多只有8个；个；GAL器件的规模小，达不到在单片内集成一个器件的规模小，达不到在单片内集成一个数字系统的要求；数字系统的要求；尽管尽管GAL器件有加密的功能，但随着解密技术器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。件解密已不是难题。SPLD的阵列容量较小，不适合于实现规模较大的的阵列容量较小，不适合于实现规模较大的设计对象。设计对象。SPLD片内触发器资源不足。不能适用于规模较大片内触发器资源不足。不能适用于规模较大的时序电路。的时序电路。SPLD输入、输出控制不够完善，限制了芯片硬件输入、输出控制不够完善，限制了芯片硬件资源的利用率和它与外部电路连接的灵活性。资源的利用率和它与外部电路连接的灵活性。SPLD编程下载必须将芯片插入专用设备，使得编编程下载必须将芯片插入专用设备，使得编程不够方便，设计人员程不够方便，设计人员 企盼提供一种更加直捷、企盼提供一种更加直捷、不必拔插待编程芯片就可下载的编程技术。不必拔插待编程芯片就可下载的编程技术。基本包含三种结构：CPLD是阵列型高密度可编程控制器，其基本结构形式和PAL、GAL相似，都由可编程的与阵列、固定的或阵列和逻辑宏单元组成，但集成规模都比PAL和GAL大得多。逻辑阵列块（LAB）可编程I/O单元可编程连线阵列（PIA）。一、一、CPLD(复杂可编程逻辑器件复杂可编程逻辑器件)逻辑阵列块（LAB）一个LAB由十多个宏单元的阵列组成。每个宏单元由三个功能块组成：逻辑阵列乘积项选择矩阵可编程寄存器它们可以被单独的配置为时序逻辑或组合逻辑工作方式。如果每个宏单元中的乘积项不够用时，还可以利用其结构中的共享和并联扩展乘积项。可编程I/O单元I/O端常作为一个独立单元处理。通过对I/O端口编程，可以使每个引脚单独的配置为输入输出和双向工作、寄存器输入等各种不同的工作方式。可编程连线阵列在各LAB之间以及各LAB和I/O单元之间提供互连网络。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。CPLD的结构的结构逻辑块内部的可编程连线区I/O单元乘积项阵列乘积项分配宏单元MacrocellPICPLD的的 逻辑块结构逻辑块结构MAX7000系列系列CPLD复杂的可编程逻辑器件复杂的可编程逻辑器件(CPLD)CPLD器件内部含有多个逻辑单元块，每个逻辑块就相当于一个GAL器件；这些逻辑块可以使用可编程内部连线（可编程的开关矩阵）实现相互之间的连接；CPLD允许有更多的输入信号、更多的乘积项和更多的宏单元定义；Altera公司生产的高密度、高性能公司生产的高密度、高性能CMOS可编程逻辑器件可编程逻辑器件（一）在系统编程芯片（一）在系统编程芯片EPM7128SEPM7128S的基本结构的基本结构二、二、CPLDCPLD 64个个I/O引脚；引脚；有有4个直接输入个直接输入（INPUT）；）；TMS、TDI、TDO和和TCK是在系统编程引脚。是在系统编程引脚。Altera公公司司生生产产的的高高密密度度、高高性性能能CMOS可编程逻辑器件之一可编程逻辑器件之一逻辑阵列块逻辑阵列块LAB（Logic Array Block）(8个）个）多多个个输输入入/输输出出 控控 制制 块块(I/O Block)（一）在系统编程芯片（一）在系统编程芯片EPM7128SEPM7128S的基本结构的基本结构 高集成密度高集成密度;速度高、低功耗、抗噪声容限较大速度高、低功耗、抗噪声容限较大;在系统编程能力在系统编程能力;可测试性能力可测试性能力;线或功能线或功能;异步时钟、异步清除功能异步时钟、异步清除功能;单片多系统能力；单片多系统能力；很强的加密能力很强的加密能力（二）（二）EPM7128SEPM7128S的特点的特点二、二、CPLDCPLD三三.现场可编程门阵列（现场可编程门阵列（FPGA）是20世纪80年代中期出现的高密度PLD。采用类似于掩模编程门阵列的通用结构，其内部由许多独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。它具有密度高、编程速度快、设计灵活和可再配置等许多优点，因此FPGA自1985年由Xilinx公司首家推出后，便受到普遍欢迎，并得到迅速发展。FPGA的功能由逻辑结构的配置数据决定。工作时，这些配置数据存放在片内的SRAM或熔丝图上。基于SRAM的FPGA器件，在工作前需要从芯片外部加载配置数据。配置数据可以存储在片外的EPROM、E2PROM或计算机软、硬盘中。人们可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场编程。三、三、现场可编程门阵列现场可编程门阵列(FPGA)PLDPLD器件基于器件基于“与与-或或”阵列结构；阵列结构；FPGA器件器件基于门阵列结构；基于门阵列结构；特点：特点：不受不受“与与-或或”阵列结构限制和宏单元中触发器和阵列结构限制和宏单元中触发器和I/O端数量限制；端数量限制；依靠内部的门阵列逻辑单元以及它们的连接构成任何依靠内部的门阵列逻辑单元以及它们的连接构成任何复杂的逻辑电路；复杂的逻辑电路；具有更高的密度和更大的灵活性；具有更高的密度和更大的灵活性；FPGA的基本结构：可编程逻辑模块CLB输入输出模块IOB互连资源IR 可编程逻辑模块CLB结构形式：查找表结构 多路开关结构 多级与非门结构。电路组成：逻辑函数发生器触发器数据选择器信号变换 可编程输入输出模块(IOB)IOB主要完成芯片内部逻辑与外部封装脚的接口，它通常排列在芯片的四周；提供了器件引脚和内部逻辑阵列的接口电路。每一个IOB控制一个引脚(除电源线和地线引脚外)，将它们可定义为输入、输出或者双向传输信号端。可编程互连资源(IR)包括各种长度的连线线段和一些可编程连接开关。连线通路的数量与器件内部阵列的规模有关，阵列规模越大，连线数量越多。互连线按相对长度分为单线、双线和长线三种。FPGA的基本结构FPGA 的结构示意图的结构示意图简化的简化的CLB原理框图原理框图简化的简化的IOB原理框图原理框图8.5现场可编程门阵列(FPGA)三、现场可编程门阵列三、现场可编程门阵列FPGAFPGA基本结构基本结构FPGA的编程单元是基于静态存储器（的编程单元是基于静态存储器（SRAM）结结构，从理论上讲，具有无限次重复编程的能力构，从理论上讲，具有无限次重复编程的能力下面介绍下面介绍XILINX公司的公司的XC4000E系列芯片，了解系列芯片，了解FPGA内部各个模块的功能。内部各个模块的功能。可配置逻辑可配置逻辑模块模块CLB输入输入/输出输出模块模块I/OB可编程可编程连线连线PI编程开关编程开关矩阵矩阵PSM SRAM结构：可以无限次编程，但它属于易失性元件，结构：可以无限次编程，但它属于易失性元件，每次使用要进行配载；每次使用要进行配载；内部连线结构：内部连线结构：EDPLD的的信信号号汇汇总总于于编编程程内内连连矩矩阵阵，然然后后分分配配到到各各个个宏单元，因此信号通路固定，系统速度可以预测。宏单元，因此信号通路固定，系统速度可以预测。FPGA的的内内连连线线是是分分布布在在CLB周周围围，而而且且编编程程的的种种类类和和编编程程点点很很多多，使使得得布布线线相相当当灵灵活活，因因此此在在系系统统速速度度方方面面低于低于EDPLD的速度。的速度。三、现场可编程门阵列三、现场可编程门阵列FPGAFPGA特点特点 芯芯片片逻逻辑辑利利用用率率：由由于于FPGA的的CLB规规模模小小，可可分分为为两两个个独独立立的的电电路路，又又有有丰丰富富的的连连线线，所所以以系系统统综综合合时时可可进进行行充充分分的优化，以达到逻辑最高的利用。的优化，以达到逻辑最高的利用。芯片功耗芯片功耗：高密度可编程逻辑器件高密度可编程逻辑器件HDPLD的功耗一般在的功耗一般在0.5W2.5W之间，而之间，而FPGA芯片功耗芯片功耗0.25mW5mW，静静态时几乎没有功耗，所以称态时几乎没有功耗，所以称FPGA为零功耗器件。为零功耗器件。三、现场可编程门阵列三、现场可编程门阵列FPGAFPGA特点特点技术的推动与电路设计的革命技术的推动与电路设计的革命用用CPLDCPLD和和FPGAFPGA设计数字系统设计数字系统 器件：高集成度、超小型、低功耗、表面贴装器件：高集成度、超小型、低功耗、表面贴装ISPISP技术与强大的开发系统功能技术与强大的开发系统功能硬件描述语言（硬件描述语言（HDLHDL）计算机功能极大增强与计算机功能极大增强与EDAEDA技术普及技术普及硬件设计软件化与软件实现硬件化硬件设计软件化与软件实现硬件化ASICASIC自顶向下的设计流程自顶向下的设计流程SOCSOCSystem On ChipSystem On Chip理论设计自顶向下框图设计EDA设计仿真样机完成开始理论设计自底向上电路设计单元试验系统调试样机完成开始1.存储器分为存储器分为RAM 和和ROM；2.RAM是随机存取存储器分动态和静态；是随机存取存储器分动态和静态；3.PROM是是编编程程只只读读存存储储器器，可可用用来来存存储储程程序序、固固定定数数据据，程程序序及及数数据据是是以以二二进进制制码码的的形形式式事事先先存存入入PROM中中，它它们们不不会会丢丢失失;4.PROM除了存储数据外，还可以编程逻辑函数除了存储数据外，还可以编程逻辑函数;5.编程逻辑函数的器件还包括编程逻辑函数的器件还包括EPROM、PLA、PAL和和GAL等。等。6.HDPLD分为分为CPLD和和FPGA;7.CPLD实现组合逻辑函数是从任何组合逻辑电路均可表示为实现组合逻辑函数是从任何组合逻辑电路均可表示为与或表达式，加上触发器可实现时序电路的原理出发而构成与或表达式，加上触发器可实现时序电路的原理出发而构成.小小 结结