电子制造工程骨干教师培训班集成电路设计下课件

电子制造工程骨干教子制造工程骨干教师培培训班集成班集成电路路设计下下第二章第二章 CMOSCMOS集成电路原理图及版图集成电路原理图及版图2CMOS集成电路中常用器件的符号集成电路中常用器件的符号NMOS默认基极接地PMOS默认基极接电源源级，接低电平一端源级，接低电平一端源级，接高电平一端源级，接高电平一端3三极管三极管NPNPNP二极管二极管电阻电阻电容电容电感电感接地4常见单元模块的符号常见单元模块的符号倒相器(非门)与门或门缓冲器+-运算放大器A1A0D3D2D1D0译码器ENJQQK触发器5原理图的其他常用符号原理图的其他常用符号输入端口输出端口引线正电源端口地端口直流电压源脉冲电压源6电路原理图的设计电路原理图的设计自顶向下：电路规格系统设计模块设计单元设计单元设计CMOS电路结构特点：pmos上拉网络（pull-up network）；nmos下拉网络（pull-down network）；7电路原理图的设计电路原理图的设计自顶向下：电路规格系统设计模块设计单元设计单元设计设计一个倒相器：要求采用设计一个倒相器：要求采用0.13 m CMOS工艺，采用工艺，采用3.3 V电源，最小延迟。电源，最小延迟。功能表功能表In Out0 11 01个输入，1个输出电路连接电路连接命名：命名：inverter8CMOS倒相器倒相器电路原理图电路原理图惯用符号惯用符号参数设计参数设计根据设计要求：根据设计要求：0.13 m CMOS工艺，最小延迟工艺，最小延迟(最小尺寸最小尺寸)。沟道长度：沟道长度：L=0.13 m沟道宽度：沟道宽度：W=0.15 m工艺允许的工艺允许的最小值最小值L=W=L=W=0.130.150.130.15.subckt inverter OUT IN M1 OUT IN VDD N$1 pch w=0.15 l=0.13 m=1 M2 OUT IN GROUND N$3 nch w=0.15 l=0.13 m=1.ends inverterSpice描述描述器件模型器件模型9电阻的spice描述电容的spice描述二极管的spice描述三极管的spice描述R1 in out 2kR2 in out length=5u width=0.2uC1 out ground 100f.model D1N4148 D(IS=0.1PA,RS=16 CJO=2PF TT=12N BV=100 IBV=0.1PA)D1 in out DIN4148.model Q2N2222A NPN(IS=14.34F XTI=3 TT=12N)BIP1 in out Q2N2222A10仿真设置仿真设置IPOPSpice 网表网表V +.global VDD GROUND*component.subckt inverter OUT INM1 OUT IN VDD N$1 pch w=0.15 l=0.13 m=1M2 OUT IN GROUND N$3 nch w=0.15 l=0.13 m=1.ends inverter*main cellINV1 OP IP inverterV2 VDD GROUND DC 3.3VV1 IN GROUND PULSE(0V 3.3V 0 1ns 1ns 20ns 50ns).endINV1vdd +V3.3VPulse=3.3VPeriod=50nsWidth=20nsdelay=0nsrise=1nsfall=1ns可人工输入，可直接从电路原理图生成，还可从版图生成。；电源和地为全局变量；电源和地为全局变量；引用的单元作为子电路模块；引用的单元作为子电路模块；主单元模块；主单元模块；调用子电路模块；调用子电路模块11仿真分析仿真分析直流分析:求解直流转移特性(.DC)，输入加扫描电压或电流，求输出和其他节点电压或电流。.TF,.OP,.SENSE交流分析(.AC):以频率为变量，在不同的频率上求出稳态下输出和其他节点电压或支路电流的幅值和相位。噪声分析和失真分析。瞬态分析(.TRAN):以时间为变量，输入加随时间变化的信号，计算输出和其节点电压或支路电流的瞬态值。温度特性分析(.TEMP):改变温度，分析电路的温度特性。输出控制 .print .plot 12.include lib.eldo TT_33.global VDD GROUND*component.subckt inverter OUT INM1 OUT IN VDD N$1 pch w=0.15 l=0.13 m=1M2 OUT IN GROUND N$3 nch w=0.15 l=0.13 m=1.ends inverter*main cellINV1 OP IP inverterV2 VDD GROUND DC 3.3VV1 IN GROUND PULSE(0V 3.3V 0 1ns 1ns 20ns 50ns).tran 100ps 200ns.print tran V(OUT)V(IN)I(VDD).dc V2 0 3.3V 0.1V.plot DC V(OUT).end；仿真总时间为200ns，每 100ps 获取一次输出；器件模型取决于制造工艺，由芯片制造厂提供，仿真时直接调用。；瞬态波形作为时间的函数列表输出；V2从0到3.3V直流扫描，扫描台阶0.1V；直流扫描的输出V(OUT)作为V2的函数做波形图13电路SPICE模拟的基本单元是晶体管、电阻、电容等元器件，可以精精确确地获得电路中各节点的电压或电流，计算中有很多的迭代求解，需要存储空间大、计算时间长；基于VHDL/Verilog的数字电路逻辑模拟的基本单元是门或功能块，模拟速度比SPICE快三个量级，可验证逻辑功能，但各节点电流、电压不知；时序分析介于两者之间，可提供详细的波形和时序关系，比SPICE快二个量级，精度低10%，但比带延迟的逻辑模拟的精度要高得多。14电路设计波形满足指标版图设计否是生成符号施加激励分析仿真回顾电路回顾电路原理图设计原理图设计过程过程15版图设计（物理层设计）硅芯片上的电阻？电容？电感？晶体管？连线？硅芯片上的电阻？电容？电感？晶体管？连线？版图设计的重要性：版图设计的重要性：电路功能和性能的物理实现；电路功能和性能的物理实现；布局、布线方案决定着芯片正常工作、面积、速度；布局、布线方案决定着芯片正常工作、面积、速度；经验很重要。经验很重要。版版图图设设计计的的目目标标：实实现现电电路路正正确确物物理理连连接接，芯芯片片面面积积最最小，性能优化（连线总延迟最小）小，性能优化（连线总延迟最小）版图设计包括：版图设计包括：基本元器件版图设计；基本元器件版图设计；布局和布线；布局和布线；版图检验与分析。版图检验与分析。16N阱BBCMOS集成电路基本工艺流程集成电路基本工艺流程P型衬底型衬底N阱阱700 mm1.2 mm200nm6.5nm0.35 mm薄氧薄氧有源区有源区 GS D G S Dcontactvia注：注：为形成反型层沟道，为形成反型层沟道，P衬底通常接电路的衬底通常接电路的最低电位最低电位(vss/gnd)。N阱通常接最高电位阱通常接最高电位（vdd）。）。P衬底N阱单poly工艺17CMOS基本工艺中的层次基本工艺中的层次P型衬底型衬底N阱阱导体：导体：多晶硅、多晶硅、N+掺杂区、掺杂区、P+掺杂区、掺杂区、阱区；阱区；各金属层；各金属层；半导体：半导体：绝缘介质：绝缘介质：各介质层（氧化硅，氮化硅）；各介质层（氧化硅，氮化硅）；版图设计：充分利用各层特性来设计真实的元器件。18硅芯片上的电子世界-电阻电阻：具有稳定的导电能力（半导体、导体）；电阻：具有稳定的导电能力（半导体、导体）；薄膜电阻薄膜电阻硅片硅片厚度：百纳米厚度：百纳米宽度：微米宽度：微米芯片上的电阻：薄膜电阻；芯片上的电阻：薄膜电阻；19能与CMOS工艺兼容的电阻主要有四种：扩散电阻、多晶硅电阻、阱电阻、MOS电阻（1）多晶硅电阻 最常用，结构简单。在场氧（非薄氧区域）。P型衬底电阻的版图设计电阻的版图设计多晶硅电阻（poly）辅助标志层：res_dum为什么电阻要做在场氧区？20P型衬底（2）扩散电阻在源漏扩散时形成，有N+扩散和P扩散电阻。在CMOS N阱工艺下，N+扩散电阻是做在PSUB上，P扩散是在N阱里。P型衬底N阱N+扩散电阻P+扩散电阻P+接地PN结反型隔离N+接电源PN结反型隔离21P型衬底（3）阱电阻 阱电阻就是一N阱条，两头进行N+扩散以进行接触。N阱阱电阻（N-Well）22（4）MOS电阻(有源电阻)利用MOS管的沟道电阻。所占的芯片面积要比其他电阻小的多，但它是一个非线性的电阻（电阻大小与端电压有关）。栅极连接漏极，MOS管始终处于饱和区。IDSVTPVVGSIO(b)IDSVTNVVGSIO(a)DSG+-IVDVSGI+-23电阻版图设计电阻版图设计比例电阻的版图结构需5K,10K,15K电阻，采用5K单位电阻：各层阻值不同，且电阻有一各层阻值不同，且电阻有一定的温度和电压特性定的温度和电压特性对称设计对称更好层次方阻（欧/方）金属60 mW/多晶硅几上千 W/N+/P+diffusion5 W/N-well1 kW/蛇形，meanderDummy resistor，匹配邻近效应2425硅片硅片几十微米几十微米硅芯片上的电子世界-电容电容：一对电极中间夹一层电介质的三明治结构；电容：一对电极中间夹一层电介质的三明治结构；硅芯片上的薄膜电容：硅芯片上的薄膜电容：下电极：金属或多晶硅下电极：金属或多晶硅氧化硅电介质氧化硅电介质上电极：金属或多晶硅上电极：金属或多晶硅26两层导体夹一层绝缘体形成平板电容两层导体夹一层绝缘体形成平板电容金属金属-金属（多层金属工艺，金属（多层金属工艺，MIM）金属金属-多晶硅多晶硅多晶硅多晶硅-多晶硅（双层多晶硅工艺多晶硅（双层多晶硅工艺,PIP）金属金属-扩散区扩散区多晶硅多晶硅-扩散区扩散区PN结电容结电容MOS电容电容:多晶硅栅极与沟道（源多晶硅栅极与沟道（源/漏极）漏极）27比例电容的版图结构比例电容的版图结构P型衬底C2=8C1平板电容平板电容辅助标志层：cap_dum28平板电容平板电容lMIM结构，使用顶层金属与其下一层金属；下极板与衬底的寄生电容小；下极板与衬底的寄生电容小；l电容区的下方不要走线；精度好；精度好；lPIP、MIP结构，传统结构；第n-1层金属MIM上电级第n层金属钝化层l常见结构：MIM,PIP,MIP；29多层平板电容（MIM）增加单位面积电容；精度高，匹配性好；侧壁电容：单位面积电容值可比左边的大；精度较高，匹配性较好；多层金属制作的平板电容和侧壁电容30MOS电容电容n+n+p-type bodyWLtoxpolysilicongateVGVS利用栅氧电容；面积小；非线性；有极性。旁路电容。0 VTHVGSCGS强反型累积区31硅芯片上的电子世界-电感电感：缠绕的线圈；电感：缠绕的线圈；硅芯片上的薄膜电感：硅芯片上的薄膜电感：硅片硅片几十微米几十微米32电感版图设计单匝线圈多匝螺旋型线圈 多匝直角型线圈 平面上的螺旋设计：直角螺旋电感的等效电路直角螺旋电感的等效电路（忽略电阻时）（忽略电阻时）耦合电容是严重的寄生参量，高频下可能使电感呈容性。33关键尺寸与剖面图关键尺寸与剖面图D:边长/直径 diameterW:线条宽度 widthS:线条间隔spacing betweenN:匝数 number of turnsP-silicon SubstrateOxideViaM1M2M2M3WSDN 常采用顶层金属作为线圈，因为它的方阻最小；中心由下一层金属（或多晶硅）引出。34硅芯片上的电子世界晶体管二级管：二级管：pn结结硅芯片上的二极管：硅芯片上的二极管：P型衬底型衬底N阱阱35CMOS N阱工艺中二极管结构有两种，一是psub-nwell，另一个是sp-nwell P型衬底N阱P+P+N+PNpsub-nwellDiode直接做在衬底上P型端为衬底电位(vss/gnd)P型衬底N阱N+N+P+NPsp-nwellDiode做在阱里36硅芯片上的电子世界晶体管三级管：三级管：pnp，npn硅芯片上的三极管：硅芯片上的三极管：.P型衬底型衬底N阱阱P+P+N+37P型衬底三极管的设计三极管的设计PNPN阱薄氧P+P+N+CMOS工艺下可以做双极晶体管。以N阱工艺为例说明PNP,NPN如何形成。VPNP垂直PNP注：注：由于由于P衬底接最低电位衬底接最低电位vss/gnd因此，因此，VPNP集电极也必须接集电极也必须接vss/gnd。CBE38三极管的设计三极管的设计LPNP横向PNP39P型衬底三极管的设计三极管的设计NPNN阱薄氧N+N+P+在基本N阱CMOS工艺的基础上再加一道工序，即在源漏扩散前加一掺杂的P型扩散层BP，就可以制作纵向NPN管，即VNPN。BPCBEVNPN垂直NPN40硅芯片上的电子世界MOS管MOS管：金属氧化物半导体管：金属氧化物半导体硅芯片上的硅芯片上的MOS管：管：几十到几百纳米几十到几百纳米栅栅源源漏漏基基41CMOS的设计的设计注：注：为形成反型层沟道，为形成反型层沟道，P衬底通常接电路的最低电位衬底通常接电路的最低电位(vss/gnd)。N阱通常接最高电位（阱通常接最高电位（vdd）。）。P衬底衬底栅极栅极漏极漏极源极源极基极基极栅极栅极nmos漏极漏极源极源极基极基极pmos42硅芯片上的电子世界引线引线：良好导电的线；引线：良好导电的线；硅芯片上的导线：铝或铜薄膜；硅芯片上的导线：铝或铜薄膜；多晶硅薄膜。多晶硅薄膜。43硅芯片上的电子世界引线引线：良好导电的线；引线：良好导电的线；硅芯片上的导线：铝或铜薄膜；硅芯片上的导线：铝或铜薄膜；N阱阱P衬底衬底淀积介质层淀积介质层开接触孔开接触孔淀积第一层金属淀积第一层金属44硅芯片上的电子世界引线硅芯片上的导线：铝或铜薄膜；硅芯片上的导线：铝或铜薄膜；N阱阱P衬底衬底淀积介质层淀积介质层开过孔开过孔淀积第二层金属淀积第二层金属45版图版图：描述电子元件以及引线的形状、位置：描述电子元件以及引线的形状、位置层次化；层次化；方块图形；方块图形；与芯片加工工艺密切相关；与芯片加工工艺密切相关；芯片加工厂只需要版图文件，不需要任何电路原理图文件。芯片加工厂只需要版图文件，不需要任何电路原理图文件。46如下的电路版图设计，每层的版图图形？如下的电路版图设计，每层的版图图形？CMOS标准工艺的主要层次与掩膜版标准工艺的主要层次与掩膜版N阱P衬底47P衬底N阱Mask 1 Nwell48P衬底N阱Mask 1 Nwell49N阱阱P衬底衬底二氧化硅二氧化硅隔离隔离Mask 2 Oxide50N阱阱P衬底衬底二氧化硅二氧化硅隔离隔离Mask 2 Oxide51N阱阱P衬底衬底MOS器件的栅极器件的栅极栅极电介质层栅极电介质层Mask 3 PolyG52N阱阱P衬底衬底MOS器件的栅极器件的栅极栅极电介质层栅极电介质层Mask 3 PolyG53N阱P衬底N+Mask 4 nplusN+N+54N阱P衬底N+Mask 4 nplusN+N+55N阱P衬底P+N+漏极源极基极栅极Mask 5 pplusN+56N阱P衬底P+N+漏极源极基极栅极Mask 5 pplusN+57N阱P衬底Mask 6 contact58N阱P衬底Mask 6 contact59N阱P衬底Mask 7 met160N阱P衬底Mask 7 met161N阱P衬底Mask 8 via162N阱P衬底Mask 8 via163N阱阱P衬底衬底Mask 9 met264N阱阱P衬底衬底Mask 9 met265Mask 10 pad钝化层钝化层开焊盘孔开焊盘孔66Mask 10 pad钝化层钝化层67版图设计版图设计电子设计+绘图艺术仔细设计，确保质量68MOS管的版图设计管的版图设计沟道长沟道长沟道宽沟道宽 当多晶硅穿过有源区时，就形成了一个管子。在图中当当多晶硅穿过有源区时，就形成了一个管子。在图中当多晶硅穿过多晶硅穿过N型有源区时，形成型有源区时，形成NMOS，当多晶硅穿过，当多晶硅穿过P型有型有源区时，形成源区时，形成PMOS。69MOS管的版图设计N型有源区：型有源区：P型有源区：型有源区：薄氧区薄氧区(oxide,TO,active)+N扩散区扩散区(Nimp，Ndiff)薄氧区薄氧区+P扩散区扩散区(Pimp，Pdiff)+N阱阱(Nwell)当多晶硅穿过有源区时，就形成了一个管子。在图中当当多晶硅穿过有源区时，就形成了一个管子。在图中当多晶硅穿过多晶硅穿过N型有源区时，形成型有源区时，形成NMOS，当多晶硅穿过，当多晶硅穿过P型有型有源区时，形成源区时，形成PMOS。70大尺寸大尺寸MOS管的版图设计管的版图设计 大尺寸大尺寸MOS管用于提供管用于提供大电流或大功率大电流或大功率的的输出，在集成电路的设计中使用非常广泛。输出，在集成电路的设计中使用非常广泛。它们的版图一般采用它们的版图一般采用并联晶体管并联晶体管结构。结构。3um0.6um管子沟道长：管子沟道长：沟道宽：沟道宽：0.6um9um管子沟道长：管子沟道长：沟道宽：沟道宽：0.6um12um71一个宽沟一个宽沟道的道的MOS两个短沟两个短沟道的道的MOS折叠折叠简单的充分接触的MOS寄生电容减小1/2寄生电阻RG减小到1/472漏区电容最小的“O”型晶体管73灵活的版面设计灵活的版面设计74看版图画原理图：N WellInOutVDDGNDInOutvddgnd倒相器倒相器75大宽长比的非门大宽长比的非门76OutAOutVDDGNDBAvddgndOut BvddPMOS并联NMOS串联Out=A B共用有源区77VDDGNDAgnd BvddgndOutOut=A B78X=C (A+B)CABvddgndXvddABXCgnd79看下图，它是什么器件，关键尺寸是多少？看下图，它是什么器件，关键尺寸是多少？多晶硅多晶硅薄氧薄氧4um25umN+金属金属80多晶硅跨过多晶硅跨过N扩散区，所以它是扩散区，所以它是NMOS;多晶硅多晶硅薄氧薄氧4um25umN+沟道长：沟道长：沟道宽：沟道宽：金属金属（电流从漏到源经过的沟道长度）（电流从漏到源经过的沟道长度）（垂直于沟道的扩散区宽度（垂直于沟道的扩散区宽度/电流通道的宽度）电流通道的宽度）DS125um4um81MOS管的版图布局在版图布局中必须考虑器件分布方式对电路性能的在版图布局中必须考虑器件分布方式对电路性能的影响，通常尽量对称布局。影响，通常尽量对称布局。器件个体或匹配体的版图设计问题器件个体或匹配体的版图设计问题:需考虑需考虑形状、方形状、方向、连接向、连接以及匹配器件在以及匹配器件在相对位置、方向相对位置、方向等方面的等方面的问题。尽量通过版图设计避免或减小工艺过程中引问题。尽量通过版图设计避免或减小工艺过程中引起的失配或起的失配或/和误差。和误差。采用采用小而多的接触孔小而多的接触孔，并且接触孔单元尽可能覆盖，并且接触孔单元尽可能覆盖沟道宽度。沟道宽度。82汇报结束谢谢大家!请各位批评指正