第3章存储系统课件

第第3 3章章 存储系统存储系统本章内容：本章内容：v存储器概述存储器概述 vSRAMSRAM存储器存储器vDRAMDRAM存储器存储器v只读存储器只读存储器v并行存储器并行存储器vcachecache存储器存储器 v虚拟存储器虚拟存储器3.1存储器概述存储器概述存储器（存储器（Memory）是计算机系统中的记忆设）是计算机系统中的记忆设备，用来存放程序和数据。计算机中的全部信息，备，用来存放程序和数据。计算机中的全部信息，包括输入的原始数据、计算机程序、中间运行结果包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。和最终运行结果都保存在存储器中。构成存储器的存储介质，目前主要采用半导体构成存储器的存储介质，目前主要采用半导体器件和磁性材料。存储器中最小的存储单位就是一器件和磁性材料。存储器中最小的存储单位就是一个双稳态半导体电路或一个个双稳态半导体电路或一个CMOSCMOS晶体管或磁性材料晶体管或磁性材料的一个磁化元，它们可以存储一位二进制数据，称的一个磁化元，它们可以存储一位二进制数据，称为为存储元存储元。由若干个存储元组成一个。由若干个存储元组成一个存储单元存储单元，然，然后再由许多存储单元组成一个后再由许多存储单元组成一个存储体存储体。v存储器的分类存储器的分类按存储介质分按存储介质分半导体存储器：用半导体器件组成的存储器。半导体存储器：用半导体器件组成的存储器。磁表面存储器：用磁性材料做成的存储器。磁表面存储器：用磁性材料做成的存储器。按存储方式分按存储方式分随机存储器：存取时间和存储单元的物理位置无关。随机存储器：存取时间和存储单元的物理位置无关。顺序存储器：存取时间和存储单元的物理位置有关。顺序存储器：存取时间和存储单元的物理位置有关。按存储器的读写功能分按存储器的读写功能分只读存储器只读存储器(ROM)：只能读出而不能写入的半导体存储器。：只能读出而不能写入的半导体存储器。随机读写存储器随机读写存储器(RAM)：既能读出又能写入的半导体存储器。：既能读出又能写入的半导体存储器。按信息的可保存性分按信息的可保存性分非永久记忆的存储器：断电后信息即消失的存储器。非永久记忆的存储器：断电后信息即消失的存储器。永久记忆性存储器：断电后仍能保存信息的存储器。永久记忆性存储器：断电后仍能保存信息的存储器。按在计算机系统中的作用分按在计算机系统中的作用分主存储器、辅助存储器、高速缓冲存储器、控制存储器等。主存储器、辅助存储器、高速缓冲存储器、控制存储器等。v存储器的分级结构存储器的分级结构高高低低小小大大快快慢慢辅辅存存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位ALUCPU主主机机v主存储器的技术指标主存储器的技术指标：1)1)存储容量存储容量：指主存能存放二进制代码的总数。：指主存能存放二进制代码的总数。现现代代计计算算机机中中用用半半导导体体触触发发器器的的两两个个状状态态表表示示1 1和和0 0，一一个个半半导导体体触触发发器器可可以以保保存存一一个个二二进进制制数数，称称为为一一个个bit(bit(位位)，8 8个个触触发发器器可可以以保保存存八八个个二二进制数，称为一个进制数，称为一个BYTEBYTE（字节）（字节）。2 2）存储速度）存储速度a.a.存存取取时时间间(访访问问时时间间)：指指从从一一次次读读（写写）操操作作命命令令发发出出到到该该操操作作完完成成将将数数据据读读到到数数据据缓缓冲冲寄寄存存器器为为止止所所经经历历的的时时间间。以以nsns为为单单位位，存存取取时时间间又又分分读出时间、写入时间两种。读出时间、写入时间两种。b.b.存存取取周周期期 ：指指存存储储器器连连续续启启动动两两次次独独立立的的操操作作所所需需间间隔隔的的最最小小时时间间，以以nsns为单位，存取周期为单位，存取周期=存取时间存取时间+等待时间。等待时间。c.c.存储器带宽：存储器带宽：每秒从存储器进出信息的最大数量每秒从存储器进出信息的最大数量,单位为位单位为位/秒或者字节秒或者字节/秒。如存取周期为秒。如存取周期为500ns500ns，每个存取周期可访问，每个存取周期可访问1616位，则存储器带宽为：位，则存储器带宽为：1616位位/(500/(500 1010-9-9)秒秒=3.2=3.2 10 107 7 位位/秒秒 =32=32 10 106 6 位位/秒秒 =32M=32M位位/秒秒v存储器与存储器与CPUCPU的联系的联系 CPUCPU与存储器的信息交换主要依靠系统总线来完成，根据与存储器的信息交换主要依靠系统总线来完成，根据总线传递信息的不同，系统总线被分为总线传递信息的不同，系统总线被分为数据总线数据总线，地址总线地址总线和和控制总线控制总线三大类。三大类。数据总线数据总线DB(data bus)DB(data bus)：传输：传输CPUCPU与存储器之间的二进制数与存储器之间的二进制数据，双向线。数据总线的位数决定了据，双向线。数据总线的位数决定了CPUCPU一次可以和存储器交一次可以和存储器交换数据的位数，是微型机的重要指标。换数据的位数，是微型机的重要指标。地址总线地址总线AB(address bus)AB(address bus):传输传输CPUCPU送出的地址信息，用来送出的地址信息，用来确定和确定和CPUCPU交换数据的存储单元，单向线。地址总线的位数决交换数据的存储单元，单向线。地址总线的位数决定了定了CPUCPU可以直接寻址的内存空间。可以直接寻址的内存空间。可寻址空间可寻址空间2 2n n（n n为地址总线的位数）为地址总线的位数）控制总线控制总线CB(control bus)CB(control bus)：传输：传输CPUCPU发出的控制信号，包括发出的控制信号，包括片选信号、读片选信号、读/写信号，访存允许信号，双向线。写信号，访存允许信号，双向线。地址译码驱动方式：根据地址总线的信息选中存储地址译码驱动方式：根据地址总线的信息选中存储元的过程。元的过程。译码电路译码电路0123A1A00010译码电路译码电路01023A9A0线选法：译码器只有一个，译码器的输出称为字选择线，被选单元由字选线选法：译码器只有一个，译码器的输出称为字选择线，被选单元由字选择线直接选定，地址输入线有择线直接选定，地址输入线有N N根，则能够确定根，则能够确定2 2n n个字地址，该方式下译个字地址，该方式下译码输出线过多，只适用于容量较小的存储芯片码输出线过多，只适用于容量较小的存储芯片。重合法：译码器有两个，重合法：译码器有两个，X X译码器称为译码器称为行译码器行译码器，决定选中某行，决定选中某行，Y Y译译码器称为码器称为列译码器列译码器，决定选中某列，被选单元由，决定选中某列，被选单元由X X、Y Y两个方向的译码两个方向的译码输出决定。该方式可以极大的节省译码输出线。输出决定。该方式可以极大的节省译码输出线。D数据总线数据总线A3A3A0A0A2A2A1A1地址总线地址总线控制总线控制总线MREQMREQR/WR/W0 01 10 01 11 10 0处处理理器器v半导体存储器的结构半导体存储器的结构行行地地址址译译码码器器 存储器存储器 列地址译码器列地址译码器 地址寄存器地址寄存器 读读写写放放大大器器数数据据寄寄存存器器 控制电路控制电路 A19A0读读写写 D15D0 片选片选芯片容量芯片容量译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路1K8位位64K16位位片选线片选线读读/写控制线写控制线地地址址线线数数据据线线地址线地址线（单向）（单向）数据线数据线（双向）（双向）1081616字长字长字字决定字长决定字长决定字决定字译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路片选线片选线读读/写控制线写控制线地地址址线线数数据据线线片选线片选线读读/写控制线写控制线（低电平写（低电平写）CSCEWEOEWRRD（写（写/输入使能，低电平写输入使能，低电平写 高电平读）高电平读）（低电平读（低电平读）（低电平芯片选中工作）（低电平芯片选中工作）（读（读/输出使能，低电平读输出使能，低电平读 高电平写）高电平写）R/W（读（读/写使能，低电平写写使能，低电平写 高电平读）高电平读）3.2SRAMSRAM存储器存储器广泛使用的内部存储器是半导体存储器。根据信广泛使用的内部存储器是半导体存储器。根据信息存储的机理不同可以分为两类：息存储的机理不同可以分为两类：-静态读写存储器静态读写存储器(SRAM)(SRAM)：速度快，结构复杂容量小：速度快，结构复杂容量小-动态读写存储器动态读写存储器(DRAM)(DRAM)：速度慢，结构简单容量大速度慢，结构简单容量大 SRAM SRAM中，用一个锁存器中，用一个锁存器(触发器触发器)作为作为存储元存储元。只要直流供电电源一直加在这个记忆电路上，它就只要直流供电电源一直加在这个记忆电路上，它就无限无限期期地保持记忆的地保持记忆的1 1状态或状态或0 0状态。如果电源断电，那么存储的状态。如果电源断电，那么存储的数据数据(1(1或或0)0)就会丢失。就会丢失。v基本静态存储元阵列基本静态存储元阵列与与CPUCPU交换信息的信号线：地址线、数据线、控制线交换信息的信号线：地址线、数据线、控制线基本静态元存储结构基本静态元存储结构SRAMSRAM选择线选择线数据入数据入数据出数据出1101101基本静态元存储结构基本静态元存储结构SRAMSRAM选择线选择线数据入数据入数据出数据出1010010-静态静态 RAM 芯片举例芯片举例Intel 2114 外特性外特性存储容量存储容量1K4 位位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel 2114A4A5A6A7A8A9A0A1A2A3150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000001503116473263480163248CSWE读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O4读过程读过程第一组第一组第二组第二组第三组第三组第四组第四组0000000000A4A5A6A7A8A9A0A1A2A3写过程写过程150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163248CSWEIntel2114Intel2114：1K1K4 4位，片上有位，片上有40964096个六管存储元电路，排成个六管存储元电路，排成64646464方阵，地址线方阵，地址线1010位位(A0(A0A9)A9)，其中，其中A3A3A8(6A8(6根根)用于行译码用于行译码6464行行，A0A0A2,A9(4A2,A9(4根根)用于列译码用于列译码1616条列条列选线，每条选线，每条列选线列选线同时连接同时连接4 4列列(共共16164=644=64列列)vSRAMSRAM逻辑结构逻辑结构读周期读周期 t tRCRC 地址有效地址有效 下一次地址有效下一次地址有效vSRAMSRAM的的读读周期周期ADOUTCSOE 有有 效效 地地 址址 有有 效效 数数 据据tRCtAWt tAWAW 地址有效地址有效片选有效的滞后时间片选有效的滞后时间tAtCOt tCOCO 片选有效片选有效数据稳定数据稳定读时间读时间 t tA A 地址有效地址有效数据稳定数据稳定 tWRt tWRWR 片选失效片选失效下一次地址有效下一次地址有效vSRAMSRAM的的写写周期周期tWRtWCtAWtW写周期写周期 t tWCWC 地址有效地址有效下一次地址有效下一次地址有效t tAWAW 地址有效地址有效片选有效的滞后时间片选有效的滞后时间t tCOCO 片选有效片选有效数据稳定数据稳定ACSWEDIN 有有 效效 地地 址址 有有 效效 数数 据据tCOt tDW DW 数据稳定数据稳定 WE WE 失效失效写时间写时间 t tW W 写命令写命令 WEWE 的有效时间的有效时间t tWRWR 片选失效片选失效下一次地址有效下一次地址有效tDW 例例 下图是下图是SRAMSRAM的写入时序图。其中的写入时序图。其中R/WR/W是读是读/写命令控制线，当写命令控制线，当R/WR/W线为线为低电平时低电平时,存储器按给定地址把数据线上的数据写入存储器。请指出下图存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。写入时序中的错误，并画出正确的写入时序图。R/W R/W线加负脉冲时，地址线和数据线的电平必须是稳定的。当线加负脉冲时，地址线和数据线的电平必须是稳定的。当R/WR/W线达线达到低电平时，数据立即被存储。到低电平时，数据立即被存储。因此，当因此，当R/WR/W线处于低电平时，如果数据线处于低电平时，如果数据线改变了数值，那么存储器将存储新的数据线改变了数值，那么存储器将存储新的数据。当当R/WR/W线处于低电平时地址线如果发生了变化那么同样数据将存储到新线处于低电平时地址线如果发生了变化那么同样数据将存储到新的地址的地址或或。v单管动态存储元单管动态存储元写入：行选择线为写入：行选择线为“1 1”，T T管导通，如果位管导通，如果位线为高电平线为高电平1 1则向电容则向电容C C中充电；否则电容中充电；否则电容C C不会不会充电；写入完毕后电容充电；写入完毕后电容C C是否含有电荷表征存储是否含有电荷表征存储的数据。的数据。读出：行选择线为读出：行选择线为“1 1”，如果电容，如果电容C C上有电荷上有电荷则通过则通过T T输出到位线上，形成电流；否则位线上输出到位线上，形成电流；否则位线上没有电流，通过读出放大器判断电流即可得到没有电流，通过读出放大器判断电流即可得到存储信息。存储信息。破坏性读出破坏性读出：在读出：在读出“1 1”的过程中，电容的过程中，电容C C上上的电荷会向位线输出形成电流，信息读出的同的电荷会向位线输出形成电流，信息读出的同时存储的信息也遭到破坏。时存储的信息也遭到破坏。刷新刷新：电容：电容C C上存储的信息电荷有泄漏，随着上存储的信息电荷有泄漏，随着时间增长会丢失信息，必须由外界按一定的规时间增长会丢失信息，必须由外界按一定的规律给它充电，补充信息电荷，这一过程我们称律给它充电，补充信息电荷，这一过程我们称为为“刷新刷新”。优点：单管电路的优点是管子少，集成度高，芯片面积小优点：单管电路的优点是管子少，集成度高，芯片面积小缺点：缺点：刷新麻烦，读出刷新麻烦，读出1 1时具有破坏性，需要读出放大器配合。时具有破坏性，需要读出放大器配合。13.3DRAMDRAM存储器存储器位线位线Cs行线行线列线列线-动态动态 RAM 芯片举例芯片举例Intel 2164A 外特性外特性存储容量存储容量16K1 位位DOUTDINA0A5A6WECSVCCGNDIntel 2164RASCAS读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128根根列列线线读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCS位线位线位线位线位线位线读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器630 0 0I/O缓冲缓冲输出驱动输出驱动OUTDDRAM(16K*1)DRAM(16K*1)读读过程过程读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128根根列列线线读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCS位线位线位线位线位线位线数据输入数据输入I/O缓冲缓冲I/O缓冲缓冲DIN读出放大器读出放大器读出放大器读出放大器630DRAM(16K*1)DRAM(16K*1)写写过程过程单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址址译译码码器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线00000000000D0读读 写写 控控 制制 电电 路路1103(1K*1)1103(1K*1)读读过程过程单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址址译译码码器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线011111010001D读读 写写 控控 制制 电电 路路1103(1K*1)1103(1K*1)写写过程过程单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址址译译码码器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线000000单元单元电路电路1103(1K*1)1103(1K*1)刷新刷新过程过程vDRAMDRAM的逻辑结构：的逻辑结构：因为内部存储器的容量越大越大，所以地址线引入量也增大了，为降因为内部存储器的容量越大越大，所以地址线引入量也增大了，为降低成本并增加成品率，一般的低成本并增加成品率，一般的DRAMDRAM芯片芯片采用地址线减半的措施。采用地址线减半的措施。应有地址引入线应有地址引入线 线实有地址引入线线实有地址引入线 64K64K4 4：16 816 8 128K 128K4 4：17 917 9 256K 256K4 4：18 918 9 512K 512K4 4：19 1019 10 1024K 1024K4 4：20 1020 10 片内增设行、列地址缓冲锁存器片内增设行、列地址缓冲锁存器 在片外多路选择器件的引导下先在地址线上送入行地址，由在片外多路选择器件的引导下先在地址线上送入行地址，由RASRAS信号信号锁存，后在地址线上送入列地址，由锁存，后在地址线上送入列地址，由CASCAS信号锁存。信号锁存。核心阵列（矩阵）与行、列地址译码、读写放大器如常规。核心阵列（矩阵）与行、列地址译码、读写放大器如常规。刷新控制计数器用于产生刷新时所须的行地址。刷新控制计数器用于产生刷新时所须的行地址。输出为三态门控制。输出为三态门控制。刷新周期刷新周期2-642-64毫秒不等，毫秒不等，DRAMDRAM逻辑结构图逻辑结构图vDRAMDRAM的读写周期的读写周期 行、列地址分开传送行、列地址分开传送写时序写时序行地址行地址 RAS 有效有效写允许写允许 WE 无效无效(高高)数据数据 DOUT 有效有效数据数据 DIN 有效有效读时序读时序行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(低低)列地址列地址 CAS 有效有效列地址列地址 CAS 有效有效动态动态 RAM 和静态和静态 RAM 的比较的比较DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存v存储器扩展存储器扩展 CPUCPU对存储器进行读对存储器进行读/写操作，首先由地址总线给出地址信写操作，首先由地址总线给出地址信号，然后要发出读操作或写操作的控制信号，最后在数据总线号，然后要发出读操作或写操作的控制信号，最后在数据总线上进行信息交流，要完成地址线的连接、数据线的连接和控制上进行信息交流，要完成地址线的连接、数据线的连接和控制线的连接。线的连接。存储器芯片的容量是有限的存储器芯片的容量是有限的,为了满足实际存储器的容量要为了满足实际存储器的容量要求，需要对存储器进行扩展。主要方法有：求，需要对存储器进行扩展。主要方法有：-位扩展：存储器的存储单元数不变，每个单元的位数（字长）增加。位扩展：存储器的存储单元数不变，每个单元的位数（字长）增加。例：由例：由1K1K4 4位的芯片构成位的芯片构成1K1K8 8位的存储器位的存储器分析：可用芯片分析：可用芯片1K1K4 4：1K1K个单元，每单元为个单元，每单元为4 4位。位。存储器存储器1K1K8 8：1K1K个单元，每单元为个单元，每单元为8 8位。要位。要1010根地址线，根地址线，8 8根数据线根数据线方法：共需方法：共需2 2片芯片，片芯片，地址总线地址总线(10(10根根)：将所有地址线并联入所有芯片；：将所有地址线并联入所有芯片；数据总线（数据总线（8 8根）：每根）：每1 1个芯片个芯片4 4位位I/OI/O线连接数据总线的线连接数据总线的4 4位位 控制线：控制线：CSCS并联并联(全选全选)，WEWE并联。并联。用用 2片片 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器10根地址线根地址线8根数据线根数据线DDD0479AA01k41k4CSWE字扩展：每单元位数不变，增加单元个数。字扩展：每单元位数不变，增加单元个数。例：用例：用16K16K8 8的芯片构成的芯片构成64K64K8 8的存储器的存储器分析：可用芯片分析：可用芯片16K16K8 8：16K16K个单元，每单元为个单元，每单元为8 8位。位。存储器存储器64K64K8 8：64K64K个单元，每单元为个单元，每单元为8 8位。要位。要1616根地址线，根地址线，8 8根数据线根数据线方法：共需方法：共需4 4片芯片，片芯片，数据总线：每片芯片的数据线分别与数据总线数据总线：每片芯片的数据线分别与数据总线D0D0D7D7相连相连 地址总线：每片芯片的是地址总线：每片芯片的是16K16K，需要，需要1414位地址线，将地址总线的低位地位地址线，将地址总线的低位地 址址A0A0A13A13并联入各芯片，高两位通过译码器作片选信号并联入各芯片，高两位通过译码器作片选信号 控制线：控制线：CSCS接高两位地址的译码输出，接高两位地址的译码输出，WEWE并联接入每个芯片。并联接入每个芯片。4 4片地址分配：片地址分配：芯片芯片1：0000 0000 0000 0000 0011 1111 1111 1111 0000H3FFFH芯片芯片2：0100 0000 0000 0000 0111 1111 1111 1111 4000H7FFFH芯片芯片3：1000 0000 0000 0000 1011 1111 1111 1111 8000HBFFFH芯片芯片4：1100 0000 0000 0000 1111 1111 1111 1111 C000HFFFFH用用 4片片 16K 8位位 存储芯片组成存储芯片组成 64K 8位位 的存储器的存储器16K 8位位16K 8位位16K 8位位16K 8位位A13 A0A15A142-42-4译码器译码器Y3Y2Y1Y0CS0CS1CS2CS3D7D0WE8根数据线根数据线16根地址线根地址线字位同时扩展法：一个存储器的容量假定为字位同时扩展法：一个存储器的容量假定为M MN N位，若使用位，若使用L Lk k 位的芯位的芯片片(L(LM,kM,kN)N)，需要在字向和位向同时进行扩展，共需要，需要在字向和位向同时进行扩展，共需要(M/L)(M/L)(N/k)(N/k)个个存储器芯片。存储器芯片。例：用例：用1K1K4 4的芯片构成的芯片构成4K4K8 8的存储器的存储器分析：分析：4K4K8 8指指4K4K个单元（个单元（1212根地址线），每单元为根地址线），每单元为8 8位（位（8 8根数据线）。根数据线）。方法：方法：1 1）共需）共需2 2片芯片进行位扩展，构成片芯片进行位扩展，构成1K*81K*8的存储器。的存储器。地址总线：将地址线的地址总线：将地址线的A0A0A9A9并联入所有芯片；并联入所有芯片；数据总线：数据总线：1 1片芯片连数据线片芯片连数据线4 4位，共位，共8 8位；位；控制线：控制线：CSCS并联并联(全选全选)，WEWE并联。并联。2 2）共需）共需4 4组芯片组芯片(每组两片每组两片)进行字扩展，构成进行字扩展，构成4K*84K*8的存储器。的存储器。数据总线：每组芯片的数据线分别与数据总线数据总线：每组芯片的数据线分别与数据总线D0D0D7D7相连相连 地址总线：每组芯片的是地址总线：每组芯片的是1K1K，需要，需要1010位地址线，将地址总线的低位地址线，将地址总线的低 位地址位地址A0A0A9A9并联入各芯片，高两位地址通过译码器并联入各芯片，高两位地址通过译码器 作作为作作为4 4组芯片的片选信号。组芯片的片选信号。控制线：控制线：CSCS接高两位地址的译码输出，接高两位地址的译码输出，WEWE并联接入每个芯片。并联接入每个芯片。用用 8片片 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选片选译码译码.1K41K41K41K41K41K41K41K4例：例：CPUCPU的地址总线的地址总线1616根根(A(A1515A A0 0，A A0 0为低位为低位)，双向数据总线，双向数据总线8 8根根(D(D7 7D D0 0)，控制总线中与主存有关的信号有，控制总线中与主存有关的信号有MREQ(MREQ(允许访存，允许访存，低电平有效低电平有效)，R/W(R/W(高电平为读命令，低电平为写命令高电平为读命令，低电平为写命令)。现有。现有如下存储器芯片：如下存储器芯片：RAMRAM：1K1K8 8位，位，2K 2K8 8位，位，4K4K8 8位，位，8K8K8 8位位 主存地址空间分配如下：主存地址空间分配如下：6000H6000H67FFH67FFH为系统程序区为系统程序区 6800H6800H6BFFH6BFFH为用户程序区为用户程序区 上述芯片中选择适当芯片设计该计算机主存储器，说明选上述芯片中选择适当芯片设计该计算机主存储器，说明选哪些存储器芯片，选多少片；画出主存储器逻辑框图，注意画哪些存储器芯片，选多少片；画出主存储器逻辑框图，注意画出选片逻辑出选片逻辑(可选用门电路及可选用门电路及3838译码器译码器)与与CPUCPU的连接。的连接。(1)(1)写出对应的二进制地址码写出对应的二进制地址码(2)(2)确定芯片的数量及类型确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM1片片1K8位位RAM1片片 2K8位位(3)(3)分配地址线分配地址线A10 A0 接接 2K 8位位 RAM 的地址线的地址线A9 A0 接接 1K 8位位 RAM 的地址线的地址线(4)确定片选信号确定片选信号C B A0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位位1片片 RAM1K 8位位1片片RAMMREQA14A15A13A12A11A10A9A0D7D4D3D0WR 2K 8位位 RAM 1K 8位位 RAMY5Y4G1CBAG2BG2Av只读存储器（只读存储器（ROMROM）它的特点是可以随机的它的特点是可以随机的读出读出其中的内容，但不能其中的内容，但不能写入写入，是，是一种一种非易失性存储器非易失性存储器，掉电后存储在其中的信息不会丢失。一，掉电后存储在其中的信息不会丢失。一般用来存放监控程序、管理软件。般用来存放监控程序、管理软件。制作集成电路时掩模固化程序制作集成电路时掩模固化程序利用紫外线或者利用紫外线或者X X射线擦除射线擦除 只读存储器只读存储器ROMROM掩模式掩模式MROMMROM光可擦光可擦EPROMEPROM可编程可编程PROMPROM电可擦电可擦E E2 2PROMPROM允许用户编程写入一次允许用户编程写入一次利用特定电压的电信号擦除利用特定电压的电信号擦除3.4只读存储器只读存储器1.掩模掩模 ROM(MROM)行线行线位位线线VCC1行线行线位位线线VCC02.可编可编程程ROM(PROM)熔丝断熔丝断为为“0”为为“1”熔丝未断熔丝未断VCC行线行线位位线线熔丝熔丝1616*8 8位位ROMROM阵列阵列3.光擦可编程只读存储器光擦可编程只读存储器(EPROM)(EPROM)1)1)基本存储元基本存储元N+N+PSiOSiO2 2G G栅极栅极S S源级源级D D漏极漏极D D 端加正电压端加正电压形成浮动栅形成浮动栅S S 与与 D D 不导通为不导通为 “0 0”D D 端不加正电压端不加正电压不形成浮动栅不形成浮动栅S S 与与 D D 导通为导通为 “1 1”G GS SN+N+P+_D D浮动栅浮动栅GDS+25V+25V不形成浮空栅，读出不形成浮空栅，读出“1 1”（默认输出）（默认输出）01111形成浮空栅，读出形成浮空栅，读出“0 0”10+25V+25VG GS SN+N+P_D D擦出，全部抹成擦出，全部抹成“1 1”紫外线紫外线GDSCSCS列线列线行线行线+5V+5VD0D02 2）EPROMEPROM实例（实例（27162716）27162716为为16K16K位（位（2K*82K*8）的）的EPROMEPROM芯片，芯片，1111条地址线，条地址线，7 7条用于行译码，条用于行译码，4 4条用于列译码，具有条用于列译码，具有8 8位输出缓冲，正常工作电压位输出缓冲，正常工作电压VCCVCC为为5V5V，脱机编程时的，脱机编程时的写入电压写入电压VPPVPP为为2525伏。伏。控制逻辑控制逻辑Y 译码译码X 译译码码数据缓冲区数据缓冲区Y 控制控制128 128存储矩阵存储矩阵 VCC/VPP VCC/VPPCSA10A7A6A0DO0DO7 4.电擦可编程只读存储器电擦可编程只读存储器(EEPROM)电可擦写电可擦写局部擦写局部擦写全部擦写全部擦写5.闪速型存储器闪速型存储器(Flash Memory)EPROM价格便宜价格便宜 集成度高集成度高 速度快速度快EEPROM电可擦洗重写电可擦洗重写具备具备 RAM 功能功能例：例：CPUCPU的地址总线的地址总线1616根根(A(A1515A A0 0，A A0 0为低位为低位)，双向数据总线，双向数据总线8 8根根(D(D7 7D D0 0)，控制总线中与主存有关的信号有，控制总线中与主存有关的信号有MREQ(MREQ(允许访存，允许访存，低电平有效低电平有效)，R/W(R/W(高电平为读命令，低电平为写命令高电平为读命令，低电平为写命令)。主存地址空间分配如下：主存地址空间分配如下：0 08K8K为系统程序区，由只读存为系统程序区，由只读存储芯片组成；储芯片组成；8K8K24K24K为用户程序区；最后为用户程序区；最后(最大地址最大地址)4K)4K地址地址空间为系统程序工作区。上述地址为十进制，按字节编址。现空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器芯片：有如下存储器芯片：RAMRAM：1K1K4 4位，位，4K4K8 8位，位，8K8K8 8位位 ROMROM：2K2K8 8位，位，4K4K8 8位，位，8K8K8 8位位 上述芯片中选择适当芯片设计该计算机主存储器，画出主上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑存储器逻辑框图，注意画出选片逻辑(可选用门电路及可选用门电路及3838译译码器码器74LS138)74LS138)与与CPUCPU的连接，说明选哪些存储器芯片，选多少的连接，说明选哪些存储器芯片，选多少片。片。分析：分析：CPUCPU有有1616根地址线，可寻址根地址线，可寻址64K64K空间。空间。系统程序区：系统程序区：0 08KB8KB（8K8K8 8），用），用1 1片片ROMROM。用户程序区：用户程序区：8KB-24KB8KB-24KB（2*8K*82*8K*8），用），用2 2片片8K8K8RAM8RAM。系统程序工作区：最后系统程序工作区：最后4K4K，用一片，用一片4K4K8RAM8RAM。主存地址空间分布如右图：主存地址空间分布如右图：8K(ROM)8K(ROM)16K(SRAM)16K(SRAM)36K36K（空）（空）4K4K（SRAMSRAM）0K8K24k64K00000000000000000001111111111111001000000000000000111111111111110100000000000000010111111111111111110000000000001111111111111111A15A13片选，片选，A12A0片内存储单元选择片内存储单元选择A15A13片选，片选，A12必须为高电平，低必须为高电平，低12位片内位片内存储单元选择存储单元选择 8K 8位位 ROM8K 8位位 RAM4K 8位位 RAMY7Y0G1CBAG2BG2A5VMREQA15A14A13A12A11A0D7D0WR8K 8位位 RAMY2Y13.5并行存储器并行存储器 由于由于CPUCPU和主存储器在速度上不匹配，而且在一个和主存储器在速度上不匹配，而且在一个CPUCPU周期周期中可能需要用几个存储器字，这便限制了高速计算中可能需要用几个存储器字，这便限制了高速计算,为了使为了使CPUCPU不至因为等待存储器读写操作的完成而无事可做，可以采取一不至因为等待存储器读写操作的完成而无事可做，可以采取一些加速些加速CPUCPU和存储器之间有效传输的特殊措施：和存储器之间有效传输的特殊措施：主存储器采用更高速的技术来缩短存储器的读出时间，或者主存储器采用更高速的技术来缩短存储器的读出时间，或者 增加存储器的字长来增加一次读出的数据量。增加存储器的字长来增加一次读出的数据量。采用并行工作的双端口存储器。采用并行工作的双端口存储器。采用多模块交叉的存储技术采用多模块交叉的存储技术采用高速缓冲存储器采用高速缓冲存储器(cache)(cache)来缩短读出时间来缩短读出时间v双端口存储器双端口存储器双端口存储器是指同一个存储器具有两组相互独立的读写控制线路双端口存储器是指同一个存储器具有两组相互独立的读写控制线路,是是一种高速工作的存储器。一种高速工作的存储器。2K16位双端口存储器位双端口存储器IDT7133的逻辑功能方框图的逻辑功能方框图左端口左端口右端口右端口无冲突的读写操作无冲突的读写操作双端口存储器提供了两个相互独立的端口，即左端口右端双端口存储器提供了两个相互独立的端口，即左端口右端口。它们分别具有各自的地址线、数据线和控制线，可以对存口。它们分别具有各自的地址线、数据线和控制线，可以对存储器中任何位置上的数据进行独立的存取操作。储器中任何位置上的数据进行独立的存取操作。地址地址1地址地址2数据输出数据输出左端口读地址左端口读地址1右端口读地址右端口读地址2数据输出数据输出无冲突的读写操作无冲突的读写操作在两个端口上同时进行读写操作，只要读写的存储单元的地址在两个端口上同时进行读写操作，只要读写的存储单元的地址不相同，一定不会发生冲突。不相同，一定不会发生冲突。地址地址1地址地址2数据输出数据输出左端口读地址左端口读地址1右端口读地址右端口读地址2数据输出数据输出有冲突的读写判断有冲突的读写判断当两个端口同时读写一个存储单元时发生发生冲突，由判当两个端口同时读写一个存储单元时发生发生冲突，由判忙逻辑决定那一个端口优先进行读写操作，另一个端口暂时关忙逻辑决定那一个端口优先进行读写操作，另一个端口暂时关闭置，即置闭置，即置BUSYBUSY为为0 0。地址地址2地址地址2左端口读地址左端口读地址2右端口读地址右端口读地址2数据输出数据输出01端口优先的判断条件端口优先的判断条件1.CE1.CE判断判断:如果左右端口访问的存储单元的地址相同且在如果左右端口访问的存储单元的地址相同且在CECE之之前有效，片上的控制逻辑在左右端口的片选信号前有效，片上的控制逻辑在左右端口的片选信号CECEL L和和CECER R之间之间进行判断来选择端口。即片选信号早到的优先进行读写进行判断来选择端口。即片选信号早到的优先进行读写2.2.地址有效判断地址有效判断:如果片选信号如果片选信号CECE在左右端口地址匹配之前变在左右端口地址匹配之前变为有效，片上的控制逻辑在左、右地址间进行判断来选择端口为有效，片上的控制逻辑在左、右地址间进行判断来选择端口。即地址早到的优先进行读写。即地址早到的优先进行读写。如果判断逻辑根据判断条件决定对哪个端口优先进行读写如果判断逻辑根据判断条件决定对哪个端口优先进行读写操作，就会暂时关闭另一个被延迟的端口，即将其操作，就会暂时关闭另一个被延迟的端口，即将其BUSYBUSY位置为位置为低电平，低电平，一旦优先端口完成读写操作，才将被延时端口一旦优先端口完成读写操作，才将被延时端口BUSYBUSY置置为高电平，开放此端口。为高电平，开放此端口。双端口存储器读写功能判断表双端口存储器读写功能判断表左端口左端口右端口右端口标志标志功能功能CECEL L(A(A1010A A0 0)L LCECER R(A(A1010A A0 0)R RBUSYBUSYL LBUSYBUSYR R1111无冲突无冲突0Any111无冲突无冲突10Any11无冲突无冲突0(A(A1010A A0 0)R R0(A(A1010A A0 0)L L11无冲突无冲突0 0LV5RLV5R0 0LV5RLV5R10左端口取胜左端口取胜0 0RV5LRV5L0 0RV5LRV5L01右端口取胜右端口取胜LL5RLL5R(A(A1010A A0 0)R RLL5RLL5R(A(A1010A A0 0)L L10左端口取胜左端口取胜RL5LRL5L(A(A1010A A0 0)R RRL5LRL5L(A(A1010A A0 0)L L01右端口取胜右端口取胜LV5R:LV5R:左地址有效先于右地址左地址有效先于右地址 RV5L:RV5L:右地址有效先于左地址右地址有效先于左地址LL5R:CELL5R:CEL L有效先于有效先于CECER R RL5L:CERL5L:CER R有效先于有效先于CECEL L v多模块交叉存储器多模块交叉存储器存储器的模块化组织存储器的模块化组织 一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块有两种安排方式：一种是有两种安排方式：一种是顺序方式顺序方式，一种是，一种是交叉方式交叉方式。顺序方式顺序方式：设存储器容量：设存储器容量3232字，字，分为分为4 4个模块，每个模块个模块，每个模块8 8个字，个字，访问地址按顺序分配给一个模访问地址按顺序分配给一个模块后，在按顺序分配给下一个块后，在按顺序分配给下一个模块。模块。特点特点：某个模块进行存取时，某个模块进行存取时，其他模块不工作，某一模块出其他模块不工作，某一模块出现故障时，其他模块可以照常现故障时，其他模块可以照常工作，通过增添模块来扩充存工作，通过增添模块来扩充存储器容量比较方便。但对于储器容量比较方便。但对于连连续字续字的成块传输，各模块串行的成块传输，各模块串行工作，存储器的带宽受限制。工作，存储器的带宽受限制。例如：例如：设存储器容量为设存储器容量为3232字，模块数字，模块数m=4m=4，字长，字长6464位，数据总线宽度为位，数据总线宽度为6464位，按照顺序方式组织存储器。存储器的存储周期位，按照顺序方式组织存储器。存储器的存储周期T=200nsT=200ns，总线传送周，总线传送周期期=50ns=50ns。问顺序存储器带宽是多少。问顺序存储器带宽是多少?顺序存储器连续读出顺序存储器连续读出m=4m=4个字的信息总量都是：个字的信息总量都是：q=64q=64位位4=2564=256位位 设连续读出的设连续读出的4 4个字在同一个模块上，个字在同一个模块上，所需的时间为：所需的时间为：t=mT=4t=mT=4200ns=800ns=8200ns=800ns=81010-7-7s;s;顺序存储器的带宽是：顺序存储器的带宽是：W=q/t=256W=q/t=256(8(81010-7-7)=32)=3210107 7bps bps 交叉方式交叉方式：设存储器容量：设存储器容量3232字，分字，分为为4 4个模块，每个模块个模块，每个模块8 8个字，访问个字，访问线性依次地址按顺序分配给各个模线性依次地址按顺序分配给各个模块的同一个字，直到线形地址分配块的同一个字，直到线形地址分配完毕。完毕。特点特点：地址码的低位字段经过译码地址码的低位字段经过译码选择不同的模块选择不同的模块,而高位字段指向相而高位字段指向相应模块内的存储字。连续地址分布应模块内的存储字。连续地址分布在相邻的不同模块内，同一个模块在相邻的不同模块内，同一个模块内的地址都是不连续的。对连续字内的地址都是不连续的。对连续字的成块传送可实现多模块流水式并的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。行存取，大大提高存储器的带宽。模块字长等于数据总线宽度，模块存取一个字的存储周期为模块字长等于数据总线宽度，模块存取一个字的存储周期为T T，总线传，总线传送周期为送周期为，存储器的交叉模块数为，存储器的交叉模块数为4 4，连续字，连续字(W4(W4、W5W5、W6W6、W7)W7)成块传输成块传输实现流水线方式存取的示意图如下所示：实现流水线方式存取的示意图如下所示：字字W7W6W5W4模块模块M3M2M1M0T T传送传送M M个连续字的时间个连续字的时间t=T+(M-1)t=T+(M-1)例如：设存储器容量为例如：设存储器容量为3232字，模块数字，模块数m=4m=4，字长，字长6464位，数据总线宽度为位，数据总线宽度为6464位位，按照交按照交叉方式组织存储器。存储器的存储周期叉方式组织存储器。存储器的存储周期T=200nsT=200ns，总线传送周期，总线传送周期=50ns=50ns。问交叉存储。问交叉存储器带宽是多少器带宽是多少?交叉存储器连续读出交叉存储器连续读出m=4m=4个字的信息总量都是：个字的信息总量都是：q=64q=64位位4=2564=256位位 连续读出交叉模块上连续读出交叉模块上4 4个字所需的时间为：个字所需的时间为：t t200+3*50200+3*50350ns350ns3.5*103.5*10-7-7S S 交叉存储器的带宽是：交叉存储器的带宽是：W=q/t=256W=q/t=256(3.5(3.51010-7-7)=73)=7310107 7bpsbpsv二模块交叉存储器举例二模块交叉存储器举例体选体选(3(3位位)块内字地址块内字地址(18(18位位)字节允许字节允许(2(2位位)存储地址存储地址(24(24位位)列地址列地址(9(9位位)决定列选通信决定列选通信号号CASCAS的有效性的有效性行地址行地址(9(9位位)8 8个存储体个存储体的片选信号的片选信号块块 24 24位存储器物理地址按照位存储器物理地址按照“存储体字块存储体字块”进行寻址，地址中进行寻址，地址中A2A2作作为块选择信号，当为块选择信号，当A2A20 0时，时，RAS0RAS0有效有效(选中存储块选中存储块0)0)，A2A21 1时，时，RAS1RAS1有有效效(选中存储块选中存储块1)1)，是，是2 2模块的交叉存储模块的交叉存储，连续的存储字交错分布在两个模，连续的存储字交错分布在两个模块上，块上，偶地址在模块偶地址在模块0 0，奇地址在模块，奇地址在模块1 1。DRAMDRAM存储器需要逐行定时刷新，而且存储器需要逐行定时刷新，而且,DRAM,DRAM芯片的读出是一种破坏性读芯片的读出是一种破坏性读出，因此在读取之后要立即按读出信息予以充电再生。出，因此在读取之后要立即按读出信息予以充电再生。这样，如果采用顺这样，如果采用顺序方式组织存储器，若序方式组织存储器，若CPUCPU先后两次读取连续的存储字先后两次读取连续的存储字(W3(W3，W4)W4)，如果使同，如果使同一模块连续选通的话，一模块连续选通的话，CPUCPU在接收到第一个存储字之后必须插入等待状态，在接收到第一个存储字之后必须插入等待状态，直至前一存储字再生完毕才开始第二个存储字的读取。直至前一存储字再生完毕才开始第二个存储字的读取。如果采用如果采用m=2m=2的交叉存取方式，两个连续地址字的交叉存取方式，两个连续地址字(W3(W3，W4)W4)的成块传送之的成块传送之间不必插入等待状态（间不必插入等待状态（零等待存取零等待存取）。）。3.6Cache存储器存储器 Cache Cache是介于是介于CPUCPU和主存之间的小容量存储器，存取速度比和主存之间的小容量存储器，存取速度比主存快。它能高速地向主存快。它能高速地向CPUCPU提供指令和数据，加快程序的执行提供指令和数据，加快程序的执行速度。它是为了解决速度。它是为了解决CPUCPU和主存之间速度不匹配而采用的一项和主存之间速度不匹配而采用的一项重要技术。重要技术。当当CPUCPU读取主存中一个字时，发出此字的内存地址到读取主存中一个字时，发出此字的内存地址到CacheCache和主存。此时，和主存。此时，CacheCache控制逻辑根据地址来判断此字当前是否控制逻辑根据地址来判断此字当前是否在在CacheCache中：若是，此字立即传送给中：若是，此字立即传送给CPUCPU；若非，则用主存读周；若非，则用主存读周期把此字从主存读出送到期把此字从主存读出送到CPUCPU，与此同时，把含有这个字的整，与此同时，把含有这个字的整个数据块从主存读出送到个数据块从主存读出送到CacheCache中。中。CPUCPU与与CacheCache之间的数据交换是以之间的数据交换是以字字为单位，而为单位，而CacheCache与主存与主存之间的数据交换是以之间的数据交换是以块块为单位。为单位。若若CacheCache已满，由管理已满，由管理CacheCache的硬件电路来实现的硬件电路来实现CacheCache的替换的替换100011001210023100342B56457A0000FFFFCPU地址地址数据数据10002B561001457A100200001003FFFF815000008151FFBB8152FA3181530012替换管理逻辑替换管理逻辑CacheCAM,CAM,是相是相联存储器联存储器1块块100011001210023100342B56457A0000FFFFCPU地址地址数据数据10002B561001457A100200001003FFFF815000008151FFBB8152FA3181530012替换管理逻辑替换管理逻辑Cache