大规模集成电路(全套ppt课件)上

大规模集成电路大规模集成电路大规模集成电路关于我 2004.03 日本东北大学 博士姓名：张姓名：张 俊俊 RISC，SOC，Communication Processor 2004.04-2011.02 日本富士通株式会社 高性能三维图形处理内核及SOC集成芯片：Carmine，Ruby，Emerald-L，Emerald-P1 1关于我 2004.03 日本东北大学 博士姓名：张 俊关于参考教材 推荐1：集成电路设计 清华大学出版社 叶以正、来逢昌 主编 “十一五”国家级规划教材 定价：45元2 2 推荐2：集成电路设计导论 清华大学出版社 罗萍 张为 主编 定价：35元关于参考教材 推荐1：集成电路设计 清华大学出版社关于授课内容3 31 1绪论（基本概念、发展历程及应用）绪论（基本概念、发展历程及应用）2 2MOSFETMOSFET场效应管场效应管3 3数字集成电路基本单元与版图数字集成电路基本单元与版图4 4大规模集成电路的设计流程大规模集成电路的设计流程5 5系统级设计系统级设计(一）一）6 6系统级设计系统级设计(二）二）7 7功能设计与逻辑设计功能设计与逻辑设计(一）一）8 8功能设计与逻辑设计功能设计与逻辑设计(二）二）9 9功能、逻辑验证功能、逻辑验证1010可测性设计可测性设计1111版图设计版图设计1212芯片制造与封装芯片制造与封装关于授课内容3绪论（基本概念、发展历程及应用）关于考核4 4 期末考试总分：100分 期末最终成绩=期末考试成绩*70%+平时表现分*30%平时表现总分：100分 缺课一次扣20分，扣完为止！请不要无故缺课！请不要无故缺课！积极讨论、踊跃回答问题者适当加分！以讲课内容为主。关于考核4 期末考试总分：100分 期末最终成绩=期本讲的内容5 5绪论绪论1 1集成电路的应用集成电路的应用2 2集成电路的定义集成电路的定义3 3集成电路的发展历程集成电路的发展历程4 4集成电路的分类集成电路的分类5 5集成电路产业链集成电路产业链本讲的内容5绪论本讲的内容6 6绪论绪论1 1集成电路的应用集成电路的应用2 2集成电路的定义集成电路的定义3 3集成电路的发展历程集成电路的发展历程4 4集成电路的分类集成电路的分类5 5集成电路产业链集成电路产业链本讲的内容6绪论集成电路的应用 1智能手机7 7 iPhone 3G 8GB 115.5mm x 62.1mm x 12.3mm 133克 599美元集成电路的应用 1智能手机7 iPhone 3G 8GBiPhone 3G的基板8 8iPhone 3G的基板8iPhone 3G基板结构图9 9iPhone 3G基板结构图9iPhone 3G部件构成表1010iPhone 3G部件构成表10集成电路的应用 2 数码相机1111 Sony Cyber-shot DSC-T9 600万像素 54.9mm x 89.7mm x 16.8mm 134克 光学3倍放大 3700元集成电路的应用 2 数码相机11 Sony Cyber-DSC-T9分解图1212FRONTFRONT CASECASEREARREARCASECASELCDLCD2.4inc2.4incBATTRYBATTRYMAINMAINPCBPCBLENSLENSMODULEMODULESPEAKERSPEAKERSTOROBESTOROBEFRAMEFRAMEI/OI/OCONNECTORCONNECTORDSC-T9分解图12FRONTCASEREAR CASEDSC-T9主板1313imageprossorimageprossorCDX4200CDX4200sonysonySRAMSRAMM6MGKM6MGKrenesasrenesasPowerMNGPowerMNG901570B901570BfreescalefreescaleMotorDRVMotorDRVBD6876ABD6876ArohmrohmBONOBOBONOBOAudioAMPAudioAMPBH6414BH6414rohmrohm2chREG2chREGBD3916BD3916rohmrohmOSCOSC33.75kHz33.75kHzndkndkDSPDSPADSP-BF534ADSP-BF534(RTC)(RTC)analogdevicesanalogdevices(VideoAMP)(VideoAMP)NJx3230NJx3230JRCJRC2chP-MOS2chP-MOSFDW2508PFDW2508PfairchildfairchildBoostCNVBoostCNVTPS61027TPS61027TITIL11L11L12L12L13L13L14L14L15L15L16L16lenscaplenscapdetectswitchdetectswitchOSCOSCB550B550MurataMurataOSCOSCA548A548MurataMurataDSC-T9主板13image prossorSRAMPowDSC-T9部件列表1414DSC-T9部件列表14集成电路的应用 2 液晶电视1515 夏新 LC-37HWT3P 37寸 8500元集成电路的应用 2 液晶电视15 夏新 LC-37HWTLC-37HWT3P分解图1616LC-37HWT3P分解图16LC-37HWT3P Graphic Processing Engine Board1717LC-37HWT3P Graphic Processing LC-37HWT3P USB Control Board1818LC-37HWT3P USB Control Board18LC-37HWT3P LCD Control Board1919LC-37HWT3P LCD Control Board19LC-37HWT3P 部品列表12020LC-37HWT3P 部品列表120LC-37HWT3P 部品列表22121LC-37HWT3P 部品列表221思考2222 集成电路产业已经发展成为：国民经济中的重要集成电路产业已经发展成为：国民经济中的重要支柱产业，推动社会文明进步的原动力！支柱产业，推动社会文明进步的原动力！计算机、交通、通信、娱乐、医疗、家电、国防、航空、航天 便携、轻巧、高速、多功能、低价、节能、安全 我国是全球最大的电子产品生成基地及消费市场，我国是全球最大的电子产品生成基地及消费市场，同时也是同时也是最大的芯片输入国最大的芯片输入国！核心技术的缺乏 话语权、自主定价权低下，利润微薄自主创新自主创新!思考22 集成电路产业已经发展成为：国民经济中的重要支柱产本讲的内容2323绪论绪论1 1集成电路的应用集成电路的应用2 2集成电路的定义集成电路的定义3 3集成电路的发展历程集成电路的发展历程4 4集成电路的分类集成电路的分类5 5集成电路产业链集成电路产业链本讲的内容23绪论集成电路的定义2424 集成电路（IC：Integrated Circuit）所谓集成电路，是指采用半导体工艺，把一个电路中所需的二极管、晶体管、电阻、电容和电感等元件连同它们之间的电气连线在一块或几块很小的半导体晶片或介质基片上一同制作出来，形成完整电路，然后封装在一个管壳内，成为具有特定电路功能的微型结构。晶体管（Transistor）：内部含有两个PN结，外部通常为3个引出电极，对电信号具有放大和开关等作用的电子器件。二极管（Diode）：按照外加电压的方向，具有单向传导电流的电子器件。晶圆（Wafer），晶片（Die，Chip）封装（Package）集成电路的定义24 集成电路（IC：Integrated 本讲的内容2525绪论绪论1 1集成电路的应用集成电路的应用2 2集成电路的定义集成电路的定义3 3集成电路的发展历程集成电路的发展历程4 4集成电路的分类集成电路的分类5 5集成电路产业链集成电路产业链本讲的内容25绪论集成电路的诞生2626 1947年12月16日，贝尔实验室约翰巴丁、威廉肖克莱及沃特布拉顿发明了第一个锗点接触型晶体管，为今天的微电子学奠定了基石。1956年获诺贝尔物理学奖。1958年12月12日，德州仪器公司杰克基尔比基于锗材料采用单管互连方法制作了第一片雏形集成电路，奠定了半导体集成电路技术的基础，于2000年获得诺贝尔物理学奖。集成电路的诞生26 1947年12月16日，贝尔实验室约翰集成电路的发展2727 1962年，美国无线电公司（RCA）研制出金属-氧化物-半导体场效应晶体管（MOSFET）。1963年，仙童半导体公司首次提出互补金属氧化物半导体制造技术，即CMOS技术。今天，95%以上的集成电路芯片都是基于CMOS工艺。1965年，仙童半导体公司的戈登摩尔提出摩尔定律，预测晶体管的集成度每18个月将会增加1倍。戈登摩尔与1968年与罗伯特诺伊斯、安迪格鲁夫共同创立英特尔公司（Intel）。1966年，RCA公司研制出CMOS集成电路，并研制出第一块门阵列（50门）。1970年，斯皮勒和卡斯特兰尼发明光刻工艺。1971年，Intel推出1KB DRAM，标志着大规模集成电路的出现。同年，推出全球第一个微处理器4004：主频108KHZ，4位总线0.74MHz，10微米技术，2250个晶体管，4位运算，支持8位指令集及12位地址集，为日本公司Busicom 设计，用来生产电算机NEC-2200,65年Sony TV8-301,60年集成电路的发展27 1962年，美国无线电公司（RCA）研集成电路的发展2828 1974年，RCA公司推出第一个CMOS微处理器1802：主频3.58MHz，8位数据总线，支持8位或16位地址总线，16个16位寄存器。1976年，16KB DRAM和4KB SRAM问世。1978年，64KB DRAM诞生，0.5cm2的硅片上集成了14万个晶体管，标志着VLSI时代的来临。1979年，Intel推出5MHz8088微处理器，IBM基于8088推出全球第一台PC。1985年，80386微处理器问世。1988年，16MBDRAM问世，1cm2的硅片上集成3500万个晶体管，标志着ULSI时代的来临。1989年，486微处理器推出，25MHz，1微米工艺。Sony walkman,79年 1995年，Pentium Pro,133MHz,0.6-0.35微米工艺。1997年，Pentium II,300MHz,0.25微米工艺。1999年，Pentium III,450MHz,0.25微米工艺。Toshiba,89年集成电路的发展28 1974年，RCA公司推出第一个CMO集成电路的发展 2000年，1GB RAM投放市场。2000年，Pentium 4问世，1.5GHz，0.18微米工艺。2004年，采用90纳米工艺的Pentium 4E推出。2005年，Intel推出65纳米工艺的微处理器。2007年，Intel推出45纳米工艺的微处理器。2008年，Intel宣布完成32纳米工艺的开发工作。2009年，IBM联盟展示22纳米的超紫外线光刻检验芯片。2008年，2400万像素的CMOS图像传感芯片开发成功。Sony PS2,00年Sony PSP,04年Ipod,01,05年iphone 4,10年iPad,10年iphone 3G,07年2929集成电路的发展 2000年，1GB RAM投放市场。2思考3030 摩尔定律摩尔定律:晶体管的集成度每晶体管的集成度每1818个月将会增加个月将会增加1 1倍倍 过去60年里，集成电路产业基本上遵循了这一规律的发展：电子器件、光刻、封装技术的发展 每2年，芯片的制造工艺上一个新的台阶 CAD设计技术的发展 每1-2年，芯片的功能翻一番 未来，摩尔定律是否同样成立？思考30 摩尔定律:晶体管的集成度每18个月将会增加1倍半导体发展面临的新挑战3131 漏电流增大问题漏电流增大问题 90nm90nm工艺的栅极酸化膜厚度工艺的栅极酸化膜厚度为为2nm2nm：5-65-6个硅原子个硅原子 总功耗增大 散热问题 接近物理极限 可靠性降低多核时代火箭的喷射口太阳表面半导体发展面临的新挑战31 漏电流增大问题 90nm工半导体发展面临的新挑战3232 配线延迟问题配线延迟问题 制作工艺特征尺寸的降低 配线电阻增大 芯片面积的增大 平均配线长度增大配线的信号传播延迟增大 性能降低 t tholdhold+t+tcdcd+t+twdwd+t tsetup=setup 1)时,电路指标变化。MOSFET尺寸按比例缩小的三种方案411)恒电场(coMOSFET尺寸按比例缩小的三种方案4242 MOSFET特征尺寸按(1)缩减的众多优点：电路密度增加2倍 VLSI,ULSI功耗降低2倍器件时延降低倍 器件速率提高倍线路上的延迟不变优值增加2倍 这就是为什么人们把MOS工艺的特征尺寸做得一小再小，使得MOS电路规模越来越大，MOS电路速率越来越高的重要原因。MOSFET尺寸按比例缩小的三种方案42 MOSFET特征本讲的内容43435.1 MOSFET场效应管5.2 MOSFET的阈值电压5.3 MOSFET的体效应5.4 MOSFET的温度特性 5.5 MOSFET的噪声5.6 MOSFET尺寸按比例缩小5.7 MOS器件的二阶效应 第二讲第二讲 MOSFETMOSFET场效应管的特性场效应管的特性本讲的内容435.1 MOSFET场效应管 第二讲 MOSMOS器件的二阶效应4444 随着MOS工艺向着亚微米、深亚微米的方向发展，采用简化的、只考虑一阶效应的MOS器件模型来进行电路模拟，已经不能满足精度要求。此时必须考虑二阶效应。二阶效应出于两种原因：1)当器件尺寸缩小时，平均电场强度增加了，引起了许多二次效应。2)当管子尺寸很小时，这些小管子的边缘相互靠在一起，产生了非理想电场，也严重地影响了它们的特性。MOS器件的二阶效应44 随着MOS工艺向着亚微米、L和W的变化4545在一阶理论的设计方法中，总认为L、W是同步缩减的，是可以严格控制的。事实并非如此，真正器件中的L、W并不是原先版图上所定义的L、W。原因在于制造误差。L和W的变化45在一阶理论的设计方法中，总认为L、W是同步缩L和W的变化4646 通常，在IC中各晶体管之间是由场氧化区（field oxide）来隔离的。在版图中，凡是没有管子的地方，一般都是场区。场是由一层很厚的SiO2形成的。多晶硅或铝线在场氧化区上面穿过，会不会产生寄生MOS管呢？不会的。因为MOS管的开启电压为，对于IC中的MOS管，SiO2层很薄，Cox较大，VT较小。对于场区，SiO2层很厚，Cox很小，电容上的压降很大，使得这个场区的寄生MOS管的开启电压远远大于电源电压，即V VTFTFVVDDDD。这里寄生的MOS管永远不会打开，不能形成MOS管。L和W的变化46 通常，在IC中各晶体管之间是由场氧化区（fL和W的变化4747另外，人们又在氧化区的下面注入称为场注入区（field implant）的P+区，如下图所示。这样，在氧化区下面衬底的 Na值 较大，也提高了寄生 MOS 管的开启电压。同时，这个注入区也用来控制表面的漏电流。如果没有这个P+注入区，那么，两个MOS管的耗尽区很靠近，漏电增大。由于P+是联在衬底上的，处于最低电位，于是，反向结隔离性能良好，漏电流大大减小。结论:所以，在实际情况中，需要一个很厚的氧化区和一个注入区，给工艺制造带来了新的问题。场注入L和W的变化47另外，人们又在氧化区的下面注入称为场注入区（L和W的变化4848 制造步骤：先用有源区的mask，在场区外生成一个氧化硅的斑区。然后，再以这个斑区作为implant mask，注入P+区。最后，以这个斑区为掩膜生成氧化区。然而，在氧化过程中，氧气会从斑区的边沿处渗入，造成了氧化区具有鸟嘴形（bird beak）。Bird beak的形状和大小与氧化工艺中的参数有关，但是有一点是肯定的，器件尺寸，有源区的边沿更动了。器件的宽度不再是版图上所画的Wdrawn，而是W，W W=Wdrawn2W式中W就是bird beak侵入部分，其大小差不多等于氧化区厚度的数量级。当器件尺寸还不是很小时，这个W影响不大；当器件缩小后，这个W是可观的，它影响了开启电压，同时，扩散电容也增大了，N+区与P+区的击穿电压降低。L和W的变化48 制造步骤：先用有源区的mask，在场区外生L和W的变化4949栅极长度L不等于原先版图上所绘制的Ldrawn，也减小了，如图所示。Ldrawn是图上绘制的栅极长度。Lfinal是加工完后的实际栅极长度。Lfinal=Ldrawn2LpolyL和W的变化49栅极长度L不等于原先版图上所绘制的LdrawL和W的变化5050 尺寸缩小的原因是在蚀刻（etching）过程中，多晶硅（Ploy）被腐蚀掉了。另一方面，扩散区又延伸进去了，两边合起来延伸了2Ldiff，故沟道长度仅仅是，L L=Ldrawn2Lpoly2Ldiff 2Ldiff是重叠区，也增加了结电容。Cgs=WLdiffCox Cgd=WLdiffCox 式中Cox是单位面积电容。L和W的变化50 尺寸缩小的原因是在蚀刻（etching）迁移率的退化5151 众所周知，MOS管的电流与迁移率成正比。在设计器件或者计算MOS管参数时，常常假定是常数。而实际上，并不是常数。从器件的外特性来看，至少有三个因素影响值，它们是：温度T，垂直电场Ev，水平电场Eh。1 1）特征迁移率特征迁移率 0 0 0与制造工艺密切相关。它取决于表面电荷密度，衬底掺杂和晶片趋向。0还与温度T有关，温度升高时，0就降低。如果从25增加到100，0将下降一半。因而，在MOS管正常工作温度范围内，要考虑0是变化的。迁移率的退化51 众所周知，MOS管的电流与迁移率成迁移率的退化52522）迁移率的退化的第二个原因：还有电场强度 通常，电场强度E增加时，是减小的。然而，电场E有水平分量和垂直分量，因而将随Ev，Eh而退化。通常，可以表示为，=0(T)fv(Vg,Vs,Vd)fh(Vg,Vs,Vd)其中，0(T)是温度的函数，0(T)=kT M于是，在半导体Si内，M=1.5，这是Spice中所用的参数。但在反型层内（NMOS管），M=2，所以，一般认为，M值是处在 1.52之 间。0的 典 型 值 为，N沟 道 MOS管，0=600cm2/VS；P沟道MOS管，0=250cm2/VS。式中fv是垂直电场的退化函数；fh是水平电场的退化函数。迁移率的退化522）迁移率的退化的第二个原因：还有电场强迁移率的退化5353 通常，fv采用如下公式，式中，Vc是临界电压，Vc=ctox，c是临界电场，c=2105 V/cm。垂直值退化大约为25%50%。水平电场对的影响，比垂直电场大得多。因为水平电场将加速载流子运动。当载流子速度被加速到一个大的数值，水平速度会饱和。一般来讲，N型Si的0远大于P型Si的0。然而，这两种载流子的饱和速度是相同的。对于一个高性能器件来说，载流子是以最高速度，即饱和速度通过沟道的。这时，P沟道管子的性能与N沟道管子差不多相等。这并不是P型器件得到改进，而是N型器件有所退化。迁移率的退化53 通常，fv采用如下公式，迁移率的退化5454 经过长期研究，已经确定，在电场不强时，N沟道的确实比P沟道的大得多，约2.5倍。但当电场增强时，这个差距就缩小，当电场强到一定程度，N管与P管达到同一饱和速度，得到同一个值。它与掺杂几乎无关。迁移率的退化54 经过长期研究，已经确定，在电场不强时，N沟沟道长度调制5555 简化的MOS原理中，认为饱和后，电流不再增加。事实上，饱和区中，当Vds增加时，Ids仍然增加的。这是因为沟道两端的耗尽区的宽度增加了，而反型层上的饱和电压不变，沟道距离减小了，于是沟道中水平电场增强了，增加了电流。故器件的有效沟道长度为，L=L式中是漏极区的耗尽区的宽度，如右图所示，且有 其中VdsVDsat是耗尽区上的电压。如果衬底掺杂高，那么这种调制效应就减小了。沟道长度调制55 简化的MOS原理中，认为饱和后，电短沟道效应引起门限电压变化5656迄今，我们对MOS管的分析全是一维的。无论是垂直方向，还是水平方向，都是一维计算的。我们隐含地假定，所有的电场效应都是正交的。然而，这种假定在沟道区的边沿上是不成立的。因为沟道很短，很窄，边沿效应对器件特性有重大影响。（最重要的短沟道效应是VT的减小。）加在栅极上的正电压首先是用来赶走P型衬底中的多数载流子空穴，使栅极下面的区域形成耗尽层，从而降低了Si表面的电位。当这个电位低到P型衬底的费米能级时，半导体出现中性。这时，电子浓度和空穴浓度相等。若再增加栅极电压，就形成反型层。短沟道效应引起门限电压变化56迄今，我们对MOS管的分析全是短沟道效应引起门限电压变化5757 栅极感应所生成的耗尽区，与源、漏耗尽区是连接在一起的。显然，有部分区域是重叠的。那里的耗尽区是由栅极感应与扩散平衡共同形成的。差不多一半由感应产生，另一半由扩散形成。这样，栅极电压只要稍加一点，就可以在栅极下面形成耗尽区，如下图所示。QB=QBQL 故门限电压VT必然降低。短沟道效应引起门限电压变化57 栅极感应所生成的耗尽区，与短沟道效应引起门限电压变化5858 对于长沟道MOS管，影响不大。但是当沟道长度L 0，Pdc 0 。CMOS反相器的转移特性18 对于模拟信号，CMOS反CMOS反相器的瞬间特性1919 研究瞬态特性与研究静态特性不同的地方在于必须考虑负载电容（下一级门的输入电容）的影响。脉冲电路上升，下降和延迟时间的定义，即如图所示。tr：(Vo=10%VomaxVo=90%Vomax)tf：(Vo=90%VomaxVo=10%Vomax)td：(Vi=50%VimaxVo=50%Vomax)CMOS反相器的瞬间特性19 研究瞬态特性与研究静态特CMOS反相器的瞬间特性2020i)Vi)Vi i从从1 1到到0,C0,CL L充电充电。在此过程中，NMOS和PMOS源、漏极间电压的变化过程为：Vdsn：0Vdd|Vdsp|：Vdd0，即 123原点CMOS反相器的瞬间特性20i)Vi从1到0,CL充CMOS反相器的瞬间特性2121 考虑到上拉管导通时先为饱和状态而后为非饱和状态，故输出脉冲上升时间可分为两段来计算。CMOS反相器的瞬间特性21 考虑到上拉管导通CMOS反相器的瞬间特性2222 饱和状态时饱和状态时 假定VC(0)=0,恒流充电时间段有 积分得:CMOS反相器的瞬间特性22 饱和状态时CMOS反相器的瞬间特性2323 非饱和状态时非饱和状态时 线性充电时间段有，积分得，经变量代换，部分分式展开，可得，总的充电时间为，tr=tr1+tr2 如果Vtp=-0.2 Vdd，则 CMOS反相器的瞬间特性23 非饱和状态时CMOS反相器的瞬间特性2424ii)Vii)Vi i从从0 0到到1,C1,CL L放电放电 NMOS的导通电流开始为饱和状态而后转为非饱和状态，故与上面类似，输出脉冲的下降时间也可分为两段来计算。如图所示。CMOS反相器的瞬间特性24ii)Vi从0到1,CL放CMOS反相器的瞬间特性2525 饱和状态饱和状态 假定VC(0)=Vdd，恒流放电时间段有，积分得:CMOS反相器的瞬间特性25 饱和状态CMOS反相器的瞬间特性2626 非饱和状态非饱和状态 线性放电时间段有，CMOS反相器的瞬间特性26 非饱和状态CMOS反相器的瞬间特性2727总的放电时间为 tf=tf1+tf2 如果Vtn=0.2 Vdd，则 如果Vtn=|Vtp|，n=p，则 tr=tf CMOS的输出波形将是对称的。CMOS反相器的瞬间特性27总的放电时间为反相器电路图到符号电路版图的转换 2828（a）电路图（b）漏极连线（c）电源与地线连线（d）栅极与输入输出连线反相器电路图到符号电路版图的转换 28（a）电路图2929（a）垂直走向MOS管结构，（b）水平走向MOS管结构，（c）金属线从管子中间穿过的水平走向MOS管结构，（d）金属线从管子上下穿过的水平走向MOS管结构（e）有多晶硅线穿过的垂直走向MOS管结构各种形式的反相器版图29（a）垂直走向MOS管结构，各种形式的反相器版图并联反相器版图3030（a）直接并联，（b）共用漏区，（c）星状连接 并联反相器版图30（a）直接并联，（b）共用漏区，CMOS与非门和或非门 3131 与非门和或非门电路：（a）二输入与非门，（b）二输入或非门 CMOS与非门和或非门 31 与非门和或非门电路：3232 （a）按电路图转换，（b）MOS管水平走向设计 与非门的版图：CMOS与非门和或非门 32 （a）按电路图转换，（b）MOS管水平走向设计 3333 或非门版图 （a）输入向右引线，（b）输入向上引线 CMOS与非门和或非门 33 或非门版图CMOS与非门和或非门 CMOS传输门和开关逻辑 3434 工作原理工作原理 传输门：（a）电路（b）符号;开关逻辑与或门 CMOS传输门和开关逻辑 34 工作原理 CMOS传输门和开关逻辑 3535（a）“异或”和（b）“异或非”门电路 CMOS传输门和开关逻辑 35（a）“异或”和（b）“异3636 CMOS传输门版图实现 CMOS传输门和开关逻辑 36 CMOS传输门版图实现 CMOS传输门和开关逻辑 三态门3737 三态门：（a）常规逻辑门结构，（b）带传输门结构 三态门37 三态门：（a）常规逻辑门结构，（b）带传输门结三态门3838 三态门版图三态门38 三态门版图驱动电路 3939 驱动电路的结构示意图 驱动电路 39 驱动电路的结构示意图 驱动电路 4040 驱动电路版图 驱动电路 40 驱动电路版图 本讲的内容41411 CMOS基本门电路及版图实现2 数字电路标准单元库 3 焊盘输入输出单元 4 了解CMOS存储器 第三讲第三讲 数字集成电路基本单元与版图数字集成电路基本单元与版图本讲的内容411 CMOS基本门电路及版图实现 第三讲 数字设计流程4242设计流程42库单元4343 标准单元库中的单元电路是多样化的，通常包含上百种单元电路，每种单元的描述内容都包括：（1）逻辑功能；（2）电路结构与电学参数；（3）版图与对外连接端口的位置；对于标准单元设计EDA系统而言，标准单元库应包含以下三个方面的内容：（1）逻辑单元符号库与功能单元库；（2）拓扑单元库；（3）版图单元库。库单元43 标准单元库中的单元电路是多样化的，通常库单元4444下图给出了一个简单反相器的逻辑符号、单元拓扑和单元版图（a）逻辑符号（b）单元拓扑（c）单元版图 库单元44下图给出了一个简单反相器的逻辑符号、单元拓扑和单元本讲的内容45451 CMOS基本门电路及版图实现2 数字电路标准单元库 3 焊盘输入输出单元 4 了解CMOS存储器 第三讲第三讲 数字集成电路基本单元与版图数字集成电路基本单元与版图本讲的内容451 CMOS基本门电路及版图实现 第三讲 数字输入单元4646 输入单元主要承担对内部电路的保护，一般认为外部信号的驱动能力足够大，输入单元不必具备再驱动功能。因此，输入单元的结构主要是输入保护电路。为防止器件被击穿，必须为这些电荷提供“泄放通路”，这就是输入保护电路。输入保护分为单二极管、电阻结构和双二极管、电阻结构。输入单元46 输入单元主要承担对内输入单元4747 单二极管、电阻保护电路 双二极管、电阻保护电路 输入单元47 单二极管、电阻保护电路 双输出单元4848A.反相输出I/OPAD 顾名思义，反相输出就是内部信号经反相后输出。这个反相器除了完成反相的功能外，另一个主要作用是提供一定的驱动能力。右图是一种p阱硅栅CMOS结构的反相输出单元，由版图可见构造反相器的NMOS管和PMOS管的尺寸比较大，因此具有较大的驱动能力。输出单元48A.反相输出I/OPAD输出单元4949 去铝后的反相器版图 输出单元49 去铝后的反相器版图 输出单元5050 大尺寸NMOS管版图结构和剖面输出单元50 大尺寸NMOS管版图结构和剖面 反相器链驱动结构 假设反相器的输入电容等于Cg，则当它驱动一个输入电容为fCg的反相器达到相同的电压值所需的时间为f。如果负载电容CL和Cg的CL/Cg=Y时，则直接用内部反相器驱动该负载电容所产生的总延迟时间为ttol=Y。如果采用反相器链的驱动结构，器件的尺寸逐级放大f倍，则每一级所需的时间都是f，N级反相器需要的总时间是Nf。由于每一级的驱动能力放大f倍，N级反相器的驱动能力就放大了f N倍，所以f NY。对此式两边取对数，得：N=lnY/lnf 反相器链的总延迟时间ttol=N*f*=(f/lnf)*lnY 输出单元5151 反相器链驱动结构输出单元51输出单元5252 直接驱动和反相器链驱动负载时的延迟时间曲线 输出单元52 直接驱动和反相器链驱动负载时的延迟时间曲线 输出单元5353B.同相输出I/OPAD 同相输出实际上就是“反相反相”，或采用偶数级的反相器链。为什么不直接从内部电路直接输出呢？主要是驱动能力问题。利用链式结构可以大大地减小内部负荷。即内部电路驱动一个较小尺寸的反相器，这个反相器再驱动大的反相器，在同样的内部电路驱动能力下才能获得较大的外部驱动。输出单元53B.同相输出I/OPAD输出单元5454C.三态输出I/OPAD 所谓三态输出是指单元除了可以输出“0”，“1”逻辑外，还可高阻输出，即单元具有三种输出状态。同样，三态输出的正常逻辑信号也可分为反相输出和同相输出。下图是一个同相三态输出的电路单元的结构图。输出单元54C.三态输出I/OPAD输出单元5555 同相三态输出单元版图 输出单元55 同相三态输出单元版图 输出单元5656D.漏极开路输出单元 漏极开路结构实现 的线逻辑输出单元56D.漏极开路输出单元输入输出双向三态单元（I/O PAD）5757 在许多应用场合，需要某些数据端同时具有输入、输出的功能，或者还要求单元具有高阻状态。在总线结构的电子系统中使用的集成电路常常要求这种I/OPAD。输入、输出双向三态单元电路原理图 输入输出双向三态单元（I/O PAD）57 在许多应用场本讲的内容58581 CMOS基本门电路及版图实现2 数字电路标准单元库 3 焊盘输入输出单元 4 了解CMOS存储器 第三讲第三讲 数字集成电路基本单元与版图数字集成电路基本单元与版图本讲的内容581 CMOS基本门电路及版图实现 第三讲 数字半导体存储器类型一览5959半导体存储器类型一览59存储单元的等效电路 6060(a)DRAM；(b)SRAM；(c)掩膜型(熔丝)ROM；(d)EPROM(EEPROM)；(e)FRAM存储单元的等效电路 60(a)DRAM；(b)SRAM；(动态随机存储器（DRAM）6161 DRAM单元的历史演变过程 (a)含两个存储节点的四晶体管DRAM单元；(b)含两条位线和两条字线的三晶体管DRAM单元；(c)含两条位线和一条字线的双晶体管DRAM单元；(d)含一条位线和一条字线的单晶体管DRAM单元动态随机存储器（DRAM）61 DRAM单元的历史动态随机存储器（DRAM）6262 三晶体管DRAM单元的工作原理动态随机存储器（DRAM）62 三晶体管DRAM单元的工动态随机存储器（DRAM）6363 对三晶体管DRAM单元进行四个连续操作：写入“1”，读取“1”，写入“0”和读取“0”时的典型电压波形 在预充电周期电流通过VT1和VT2开始对列电容C2和C3进行充电 动态随机存储器（DRAM）63 对三晶体管DRAM单元进动态随机存储器（DRAM）6464 在写“l”时序中电容Cl和C2的电荷共享 在读取“l”过程中列电容C3通过晶体管M2和M3进行放电 动态随机存储器（DRAM）64 在写“l”时序中电容Cl动态随机存储器（DRAM）6565 在写0”时序过程中C1和C2通过M1和数据写入晶体管放电 在读取“0”过程中列电容C3不放电 动态随机存储器（DRAM）65 在写0”时序过程中C动态随机存储器（DRAM）6666(a)带选取线路的典型单晶体管(1-T)DRAM单元；(b)带控制电路的单晶体管DRAM单元阵列的存储结构 单晶体管DRAM单元的工作过程 动态随机存储器（DRAM）66(a)带选取线路的典型单晶体管本讲的内容1 11 流程简介2 系统级设计 3 软件设计 4 功能、逻辑设计5 设计验证6 可测性设计7 版图设计 第四讲第四讲 大规模集成电路的设计流程大规模集成电路的设计流程本讲的内容11 流程简介 第四讲 大规模集成电路的设计流程本讲的内容2 21 流程简介2 系统级设计 3 软件设计 4 功能、逻辑设计5 设计验证6 可测性设计7 版图设计 第四讲第四讲 大规模集成电路的设计流程大规模集成电路的设计流程本讲的内容21 流程简介 第四讲 大规模集成电路的设计流程IC设计流程简介3 3需求需求分析需求规格系统设计系统体系结构设计系统规格软件规格硬件规格软件设计C功能设计RTL逻辑设计GATE版图设计可测性设计GDSTEST Pattern制造、测试、封装regreg+regIC设计流程简介3需求需求分析需求规格系统设计系统体系结构设本讲的内容4 41 流程简介2 系统级设计 3 软件设计 4 功能、逻辑设计5 设计验证6 可测性设计7 版图设计 第四讲第四讲 大规模集成电路的设计流程大规模集成电路的设计流程本讲的内容41 流程简介 第四讲 大规模集成电路的设计流程系统级设计5 5需求需求分析需求规格系统设计系统体系结构设计系统规格软件规格硬件规格软件设计C功能设计RTL逻辑设计GATE版图设计可测性设计GDSTEST Pattern制造、测试、封装regreg+reg系统级设计5需求需求分析需求规格系统设计系统体系结构设计系统需求分析/需求规格定义6 6 需需求求规规格格定定义义：定义系统所需提供的服务，并明确规定与系统运行相关的制约条件。功能、性能、功耗、成本、温度、电压、开发周期需求导出需求分解、分析与折冲需求描述需求规格需求确认 顾客需求顾客需求 来源于特定行业的统一的标准需求 CPU、GPU、USB、GPIO、I2C 来源于特定应用的定制需求 ASIC需求分析/需求规格定义6 需求规格定义：定义系统所需提供的系统设计/系统规格定义7 7 通过需求分析、明确定义与顾客一致的需求规格之后，设计所能实现该需求的系统规格。该阶段还没有明确划分HW和SW。系统规格的描述：使用系统级设计语言进行描述。Documentation （意图必须明确，70%的返工往往与规格描述有关系）Design Review（要点明确、有共通性、易于审查）Executable Spec.（可实现的规格）系统设计/系统规格定义7 通过需求分析、明确定义与顾客一致体系结构设计8 8 将系统级设计语言所描述的系统规格映射为应用领域特定的处理器、存储器、总线、专用电路、外围接口等模块构成的体系结构。根据系统规格权衡性能、功耗、成本等技术指标、最优化软硬件的划分。系统规格（行为部分+通信部分）1.Profiling 分析实际应用所需的数据运算荷载及通信荷载2.体系结构划分、优化 划分：选择处理器、存储器、总线、功能IP或专用电路 分割：将行为部分映射为HW（IP/专用电路）或SW 调度：设定映射后的行为部分的执行循序 权衡：性能、功耗、成本体系结构设计8 将系统级设计语言所描述的系统规格映射为应用系统级描述语言9 9系统级描述语言9SystemC1010 基于Synopsys、CoWare、Frontier Design的技术 OSCI组织推广。www.systemc.org 追加专用类，未扩展C/C+直接使用标准的C+开发环境 SystemC函数包以开源方式公开 从初期的HW设计逐渐向高位系统级设计扩展SystemC Class LibraryC/C+Development EnvironmentCompilerLinkerSystem Modules,TestBench sourcesExecution=Simulation makeHeaderfileslibrariesSystemC10 基于Synopsys、CoWare、UML1111 Unified Modeling Language OMG组织推广。www.uml.org 图式语言UML11 Unified Modeling Langu本讲的内容12121 流程简介2 系统级设计 3 软件设计 4 功能、逻辑设计5 设计验证6 可测性设计7 版图设计 第四讲第四讲 大规模集成电路的设计流程大规模集成电路的设计流程本讲的内容121 流程简介 第四讲 大规模集成电路的设计流程软件设计1313需求需求分析需求规格系统设计系统体系结构设计系统规格软件规格硬件规格软件设计C功能设计RTL逻辑设计GATE版图设计可测性设计GDSTEST Pattern制造、测试、封装regreg+reg软件设计13需求需求分析需求规格系统设计系统体系结构设计系统SOC的构成要素与嵌入式SW1414MemoryCPUDSPASSPASICMMIAV I/FCtrl I/FDevice I/FNetwork I/FSwitchLEDMicSpeekerSenserDevicesNetworksMemory IPSRAMDRAMFlashROMProcessor IP通用处理器专用处理器ASIP专用 IP/周边IP专用电路ASICAPMiddleWareDriverRTOSSWSOC的构成要素与嵌入式SW14MemoryCPUDSPAS嵌入式软件的构成1515SWHWI/FI/FI/FI/FI/FApplication ProgramMiddle WareRTOSDriverIO、ASICCPUMemoryI/FNetwork、DisplayAPI:Application Program InterfaceInstruction Set、Register Access嵌入式软件的构成15SWHWI/FI/FI/FI/FI/FA嵌入式软件的构成1616 软件所看到的硬件接口 通过指令集和寄存器访问来实现 驱动程序 针对特定输入输出接口设计的负责传送数据的软件。RTOS 具备在不同任务间实现调度控制的能力（优先控制、中断控制等）Middle Ware 特定领域的软件部品（JPEG、MPEG、加密、声音识别等）Application Program 使用API嵌入式软件的构成16 软件所看到的硬件接口 驱动程序 HW/SW协调验证1717ASIC（验证模型）总线模型SWCPU（IS模型）外部模型仿真控制/用户接口/虚拟统计SwitchArrayRAM/ROMCPU（Chip/FPGA）外部模型基板FPGAFPGAFPGAFPGA.逻辑映射连接映射SW映射SW可编程系统 Co-SimulationCo-Simulation 在PC/WS上通过软件的方式执行 CPU为指令集（IS）模型 执行性能受验证模型的处理性能影响 Co-EmulationCo-Emulation CPU及逻辑电路被映射在FPGA上 比较接近实际的动作环境 性能高，硬件投资大HW/SW协调验证17ASIC总线模型SWCPU外部仿真控制本讲的内容18181 流程简介2 系统级设计 3 软件设计 4 功能、逻辑设计5 设计验证6 可测性设计7 版图设计 第四讲第四讲 大规模集成电路的设计流程大规模集成电路的设计流程本讲的内容181 流程简介 第四讲 大规模集成电路的设计流程IC设计流程简介1919需求需求分析需求规格系统设计系统体系结构设计系统规格软件规格硬件规格软件设计C功能设计RTL逻辑设计GATE版图设计可测性设计GDSTEST Pattern制造、测试、封装regreg+regIC设计流程简介19需求需求分析需求规格系统设计系统体系结构硬件设计与抽象度2020系统级设计 功能规格、制约条件需求规格功能设计逻辑设计版图设计算法级描述RTL描述门级描述高位综合逻辑综合 决定系统的实施方式（体系结构、算法）系统分割（HW/SW）-功能模块 决定硬件的处理方式（数据处理电路与控制电路）时钟级的时序设计 基于基本单元（AND/OR/NOT/FF）的电路设计 布局、布线设计硬件设计与抽象度20系统级设计 功能规格、制约条件需求规格算法级描述2121功能1功能2功能3module MUL4（Input 31:0 a,b,c,d;output 31:0 y;assign y=a*b*c*d;endmodule算法级描述21功能1功能2功能3module MUL4（RTL描述2222 寄存器、组合电路及控制电路 寄存器间时钟级的数据传送组合电路外部输入外部输出时钟数据处理电路控制电路（状态机）RTL描述22 寄存器、组合电路及控制电路组合电路设计抽象度的差2323Y=a*b*c*d;算法级：RTL级：*没有硬件结构的意识*MULMULController电路1电路2设计抽象度的差23Y=a*b*c*d;算法级设计抽象度的差2424算法级module MUL4（a,b,c,d,y)Input 31:0 a,b,c,d;output 31:0 y;assign y=a*b*c*d;endmodulemodule MUL4（clk,a,b,c,d,y)input clk;input 31:0 a,b,c,d;output 31:0 y;always(posedge clk)begin aa=a;bb=b;cc=c;dd=d;y=(aa*bb)*(cc*dd);endendmodulemodule MUL4（clk,a,b,c,d,y)input clk;input 31:0 a,b,c,d;output 31:0 y;always(posedge clk)begin mul=mul1*mul2;end always(posedge clk)if(stage=1)m1=a;else m1=mul;end assign y=mul;endmoduleRTL级数十倍的行数差！设计抽象度的差24算法级module MUL4（a,b,c,功能设计（RTL设计）2525 设计的焦点 寄存器间如何实现时钟级数据传送？（同期设计）寄存器间的数据处理和控制如何实现？设计手法 使用RTL级的硬件描述语言 使用逻辑综合工具 根据制约条件生成各种各样的组合电路（寄存器固定）算法设计：How的设计 RTL设计：How、When、by What的设计！功能设计（RTL设计）25 设计的焦点 设计手法 算法2626 基于逻辑综合单元库，使用逻辑综合工具将RTL代码转化为门级网表。综合时需要输入详细的综合制约条件，一般产生出时序、面积以及功耗折中的符合设计规范要求的设计结果。逻辑综合的目标是将RTL代码映射到具体的工艺上加以实现，因此从这一步起，设计过程与制造工艺相关联。逻辑综合（Logic Synthesis）RTL代码门级代码输入处理逻辑抽出内部数据逻辑简单化工艺映射最优化时序分析延迟计算面积计算逻辑综合单元库制约条件制约条件门级代码26 基于逻辑综合单元库，使用逻辑综合工具将RTL代码转化硬件描述语言 VerilogHDL2727 1986年 Gateway Design Automation公 司 开 发 的Verilog-X Simulator专 用 语 言。由 IEEE标 准 化（IEEE-1364)基于C语言开发，可读性高。2000年规格改订为Verilog-2000。module REG8（reset,clk,Din,Dout)input reset,clk;input 7:0 Din;output 7:0 Dout;always(posedge clk)if(!reset)Dout=0;else Dout=Din;endendmodulemodule SUM8（a,b,c,d,s)input 7:0 a,b,c,d;output 7:0 s;wire 7:0 s1,s2;ADD8 C1(a,b,s1);ADD8 C2(c,d,s2);ADD8 C3(s1,s2,s);endmodule功能描述构造描述硬件描述语言 VerilogHDL27 1986年Gate硬件描述语言 VHDL2828 1981年美国国防部为VHSIC项目开发，1987年由IEEE标准化（IEEE-1076），1992年改订为IEEE-1164。基于ADA语言开发。entity REG8 is port(reset:in std_logic;clk:in std_logic;Din:in unsigned(7 downto 0);Dout:out unsigned(7 downto 0);end REG8;architecture RTL of REG8 isbegin REG:process(clk)begin if clkevent and clk=1 then if reset=1 then Dout=0;else Dout=Din;endif;endif;end process;end RTLentity声明:描述接口architecture描述:描述内部动作（构造）硬件描述语言 VHDL28 1981年美国国防部为VHSI本讲的内容29291 流程简介2 系统级设计 3 软件设计 4 功能、逻辑设计5 设计验证6 可测性设计7 版图设计 第四讲第四讲 大规模集成电路的设计流程大规模集成电路的设计流程本讲的内容291 流程简介 第四讲 大规模集成电路的设计流程设计验证3030 确认设计是否和规格一致的过程 功能（系统、模块）模块间接口、时序 HW/SW接口、时序 性能（总线荷载、HW/SW性能等）功耗设计验证30 确认设计是否和规格一致的过程 功能（系统、基于仿真（Simulation)的验证3131规格测试模式仿真（Simulation）基于模型的参考值计算一致？问题：测试模式以外的场合不能保证一定与规格一致。参考值是否正确？测试效率（高速执行？）基于仿真（Simulation)的验证31规格测试模式仿真（基于仿真（Simulation)的验证3232无法保证验证模式未通过的状态是否正确！Reset基于仿真（Simulation)的验证32无法保证验证模式未Formal验证3333规格Property（PSL语言）Property Check（IFV、0in)是否满足Property？问题：电路规模受到限制 如何正确有效地设计Property？测试效率（高速执行？）Formal验证33规格Property（PSL语言）ProFormal的验证3434基于Property验证所有的状态空间！ResetFormal的验证34基于Property验证所有的状态空间设计验证的课题3535 验证的大规模化 例如：超过1000万门规模的电路 问题：验证工具无法对应、验证速度慢、无法保证工期 对策：部分验证、验证模型及设计层次的抽象化、使用高价高速的验证工具、使用多个WS同时执行多 个验证模式 设计的复杂化 例如：流水线、缓存、复杂总线等等 问题：测试模式设计困难、测试模式不充分 对策：使用Formal验证等设计验证的课题35 验证的大规模化 设计的复杂化设计验证的课题3636 设计的短期化 问题：验证不充分、规模增大导致验证时间延长 对策：在抽象高的层次进行早期验证、使用已经得到充分验 证的IP设计生产力危机（Design Productivity Crisis)设计验证的课题36 设计的短期化设计生产力危机（Desig本讲的内容37371 流程简介2 系统级设计 3 软件设计 4 功能、逻辑设计5 设计验证6 可测性设计7 版图设计 第四讲第四讲 大规模集成电路的设计流程大规模集成电路的设计流程本讲的内容371 流程简介 第四讲 大规模集成电路的设计流程IC设计流程简介3838需求需求分析需