沈航电路讲义-第十四章-时序逻辑电路课件

大家好大家好1第十四章第十四章 时序逻辑电路时序逻辑电路14.1 概述概述14.2 时序逻辑电路的分析方法时序逻辑电路的分析方法14.3 时序逻辑电路的设计方法时序逻辑电路的设计方法14.4 若干常用的时序逻辑电路若干常用的时序逻辑电路214.1.1 时序逻辑电路的结构时序逻辑电路的结构14.1 概述概述14.1.2 时序逻辑电路的特点时序逻辑电路的特点14.1.3 时序电路逻辑功能的表示方法时序电路逻辑功能的表示方法14.1.4 时序逻辑电路的分类时序逻辑电路的分类314.1.1 时序逻辑电路的结构时序逻辑电路的结构aisi CI CO 1D C1bici-1ciQQCLK 串行加法器电路串行加法器电路 执行执行ai、bi和和ci-1三个数的相加运算；三个数的相加运算；存储每次相加后的进位存储每次相加后的进位结果。结果。全加器全加器：由触发器构成的存储电路由触发器构成的存储电路：4通常包含组合电路和存储电路两部分，存储电路必不通常包含组合电路和存储电路两部分，存储电路必不可少；可少；存储电路的输出状态必须反馈到组合电路的输入端，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起共同决定组合逻辑电路的输出。与输入信号一起共同决定组合逻辑电路的输出。14.1.1 时序逻辑电路的结构时序逻辑电路的结构514.1.2 时序逻辑电路的特点时序逻辑电路的特点 时序逻辑电路在任何时刻的稳定输出，不时序逻辑电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原仅与该时刻的输入信号有关，而且还与电路原来的状态来的状态(以前的输入以前的输入)有关，简称时序电路。有关，简称时序电路。6 时时序序电电路路的的逻逻辑辑功功能能可可用用逻逻辑辑函函数数式式、状状态态表表、卡卡诺诺图图、状状态态转转换换图图、时时序序图图（波波形形图图）和和逻逻辑辑图图6 6种种方方式式表表示示，这这些些表表示示方方法法在在本本质质上上是是相相同的，可以互相转换。同的，可以互相转换。14.1.3 时序电路逻辑功能的表示方法时序电路逻辑功能的表示方法7 X(x1，x2，xi)输入信号输入信号Y(y1，y2，yj)输出信号输出信号Z(z1，z2，zk)存储电路存储电路的输入信号的输入信号Q(q1，q2，ql)存储电路存储电路的输出信号的输出信号14.1.3 时序电路逻辑功能的表示方法时序电路逻辑功能的表示方法8逻辑函数式：函数式：输出出方方程程状状态方方程程驱动方方程程激激励励方方程程14.1.3 时序电路逻辑功能的表示方法时序电路逻辑功能的表示方法9异步逻辑电路通常工作速度较慢，电路结构简单。异步逻辑电路通常工作速度较慢，电路结构简单。1、根据时钟分类、根据时钟分类(触发器的动作特点触发器的动作特点)同步时序电路同步时序电路中，电路中所有触发器的时钟中，电路中所有触发器的时钟端是连在一起的，存储电路的状态转换是在同一端是连在一起的，存储电路的状态转换是在同一时刻同步进行的。时刻同步进行的。同步逻辑电路通常工作速度较快，电路相同步逻辑电路通常工作速度较快，电路相对复杂。对复杂。异步时序电路异步时序电路中，电路中各个触发器的时钟中，电路中各个触发器的时钟端不是相连的，可能各不相同，也可能某一局部端不是相连的，可能各不相同，也可能某一局部相同，存储状态的转换是在不同时刻异步进行的。相同，存储状态的转换是在不同时刻异步进行的。14.1.4 时序逻辑电路的分类时序逻辑电路的分类10 穆尔型时序电路穆尔型时序电路的其输出仅决定于电路的的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作存在独立设置的输出，而以电路的状态直接作为输出。为输出。2、根据输出信号的特点分类根据输出信号的特点分类 米利型时序电路米利型时序电路的输出不仅与现态有关，的输出不仅与现态有关，而且还决定于电路当前的输入。而且还决定于电路当前的输入。14.1.4 时序逻辑电路的分类时序逻辑电路的分类1114.2.1 分析时序电路逻辑功能的步骤分析时序电路逻辑功能的步骤14.2 时序逻辑电路的分析方法时序逻辑电路的分析方法14.2.2 同步时序电路逻辑功能的分析同步时序电路逻辑功能的分析14.2.3 异步时序电路逻辑功能的分析异步时序电路逻辑功能的分析12电路图电路图时钟方程、驱时钟方程、驱动方程和输出动方程和输出方程方程状态方程状态方程状态图、状状态图、状态表或时序态表或时序图图判断电路逻判断电路逻辑功能辑功能235计算计算4114.2.1 分析时序电路逻辑功能的步骤分析时序电路逻辑功能的步骤13TTL电路电路例例1：14.2.2 同步时序电路逻辑功能的分析同步时序电路逻辑功能的分析14(4)状态转换表状态转换表0000010010201003011041000510106110170000011111000014.2.2 同步时序电路逻辑功能的分析同步时序电路逻辑功能的分析例例1：15(5)(5)状态转换图状态转换图(6)(6)时序图时序图CLK14.2.2 同步时序电路逻辑功能的分析同步时序电路逻辑功能的分析(7)功能：同步七功能：同步七进制加法计数器进制加法计数器例例1：16例例2：14.2.2 同步时序电路逻辑功能的分析同步时序电路逻辑功能的分析17(5)状态转换图状态转换图(4)列状态转换表列状态转换表例例2：14.2.2 同步时序电路逻辑功能的分析同步时序电路逻辑功能的分析(6)功能：同步四进制功能：同步四进制加减可逆计数器加减可逆计数器1814.3.1 设计时序逻辑电路的步骤设计时序逻辑电路的步骤14.3 时序逻辑电路的设计方法时序逻辑电路的设计方法14.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计27 当选用小规模集成电路做设计时，电路当选用小规模集成电路做设计时，电路最简的标准是最简的标准是所用的触发器和门电路的数目所用的触发器和门电路的数目最少，而且触发器和门电路的输入端数目也最少，而且触发器和门电路的输入端数目也最少。最少。当选用中、大规模集成电路做设计时，当选用中、大规模集成电路做设计时，电路最简的标准是电路最简的标准是使用的集成电路的数目最使用的集成电路的数目最少，种类最少，而且互相间的连线也最少。少，种类最少，而且互相间的连线也最少。14.3.1 设计时序逻辑电路的步骤设计时序逻辑电路的步骤28设计设计要求要求原始状原始状态图态图画电画电路图路图检查电检查电路能否路能否自启动自启动46选触发器，求时选触发器，求时钟、输出、状态、钟、输出、状态、驱动方程驱动方程51状态状态分配分配32化简化简最简状最简状态图态图14.3.1 设计时序逻辑电路的步骤设计时序逻辑电路的步骤29例例例例1:1:1建立原始状态图建立原始状态图设计一个按自然态序变化的十三进制同步加法计设计一个按自然态序变化的十三进制同步加法计数器，计数规则为逢十三进一，产生一个进位输数器，计数规则为逢十三进一，产生一个进位输出。出。没有输入逻辑变量，只没有输入逻辑变量，只有输出逻辑变量有输出逻辑变量C，规定，规定有进位输出时有进位输出时C=1,无进位无进位输出时输出时C=0。有有13个有效状态个有效状态S0 S12。14.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计33状态化简状态化简2状态分配状态分配3已经最简。已经最简。M=13，取触发器数目为，取触发器数目为n=4,因为因为 231324；取自然二进制数的取自然二进制数的00001100作为作为S0 S12的编码，得到状态转换表的编码，得到状态转换表14.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例1:1:34状态转换表状态转换表状态变状态变化顺序化顺序状态编码状态编码进位输出进位输出C等效十等效十进制数进制数Q3 Q2 Q1 Q0S0S1S2S3S4S5S6S7S8S9S10S11S12S00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 00 0 0 0000000000000100123456789101112014.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例1:1:354选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程因需用因需用4位二进制代码，选用位二进制代码，选用4个个CLK下降沿触发的下降沿触发的JK触发触发器，分别用器，分别用FF0、FF1、FF2、FF3表示。表示。由于要求采用同步方案，故时钟方程为：由于要求采用同步方案，故时钟方程为：表示电路次态表示电路次态/进位输出进位输出C与电与电路现态关系的卡路现态关系的卡诺图诺图Q3Q2Q1Q014.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例1:1:36Q3Q2Q1Q0Q3*Q3Q2Q1Q0Q2*14.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例1:1:37Q3Q2Q1Q0Q1*Q1Q0Q3Q2Q0*14.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例1:1:38Q3Q2Q1Q014.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例1:1:39状态方程：状态方程：输出输出方程方程方程方程：14.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例1:1:40状态方程：状态方程：Q3*=Q3Q2+Q2Q1Q0(Q3+Q3)=(Q2Q1Q0)Q3+Q2Q3Q2*=(Q1Q0)Q2+(Q3(Q1Q0)Q2Q1*=Q0Q1+Q0Q1Q0*=(Q3+Q2)Q0+1Q0=(Q3Q2)Q0+1QQ*=JQ+KQ14.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例1:1:41比较，得驱动方程：比较，得驱动方程：Q3*=Q3Q2+Q2Q1Q0(Q3+Q3)=(Q2Q1Q0)Q3+Q2Q3Q2*=(Q1Q0)Q2+(Q3(Q1Q0)Q2Q1*=Q0Q1+Q0Q1Q0*=(Q3+Q2)Q0+1Q0=(Q3Q2)Q0+1Q0Q*=JQ+KQJ3=Q2Q1Q0,K3=Q2J2=Q1Q0,K2=(Q3(Q1Q0)J1=Q0,K1=Q0J0=(Q3Q2),K0=114.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例1:1:42电路图电路图514.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例1:1:43检查电路能否自启动检查电路能否自启动6 将将3个无效状态个无效状态1101、1110和和1111代入状态方程计代入状态方程计算，所得次态分别为算，所得次态分别为0010、0010和和0000，电路能够自，电路能够自启动。启动。14.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例1:1:44 设设计计一一个个串串行行数数据据检检测测电电路路，当当连连续续输输入入3个个或或3个个以以上上1时时，电电路路的的输输出出为为1，其其它它情情况况下下输输出出为为0。例如：例如：建立原始状态图建立原始状态图1 取输入数据为输入变量，用取输入数据为输入变量，用X表示；取检测结果表示；取检测结果为输出变量，用为输出变量，用Y表示。表示。设电路在没有输入设电路在没有输入1以前的状态为以前的状态为S0，输入一个，输入一个1以后的状态为以后的状态为S1，输入两个，输入两个1以后的状态为以后的状态为S2，连续，连续输入输入3个或个或3个以上个以上1以后的状态为以后的状态为S3。0输入输入X 1 0 1 1 0 0 1 1 1 0 1 1 1 1 0输出输出Y0 0 0 0 0 0 0 0 1 0 0 0 1 114.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例2:2:45S0S1S2S3设电路开始处于初始状态为设电路开始处于初始状态为S0。第一次输入第一次输入1时，由状态时，由状态S0转转入状态入状态S1，并输出，并输出0；1/0X/Y若继续输入若继续输入1，由状态，由状态S1转入转入状态状态S2，并输出，并输出0；1/0如果仍接着输入如果仍接着输入1，由状态，由状态S2转入状态转入状态S3，并输出，并输出1；1/1此后若继续输入此后若继续输入1，电路仍停，电路仍停留在状态留在状态S3，并输出，并输出1。1/1电路无论处在什么状态，只电路无论处在什么状态，只要输入要输入0，都应回到初始状态，都应回到初始状态，并输出并输出0，以便重新计数。，以便重新计数。0/00/00/00/0状状态态转转换换表表S3S2S1S0S3/1S3/1S2/0S1/01S0/0S0/0S0/0S0/00SS*/YX14.3.2 同步时序逻辑电路的设计同步时序逻辑电路的设计例例例例2:2:46原原始始状状态态图图中中，凡凡是是在在输输入入相相同同时时，输输出出相相同同、要要转转换换到到的的次次态态也也相相同同的的状状态态，称称为为等等价价状状态态。状状态态化化简简就就是是将将多多个个等等价价状状态态合合并并成成一个状态，把多余的状态都去掉，从而得到最简的状态图。一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简状态化简2状态分配状态分配3所得原始状态图中，状态所得原始状态图中，状态S2和和S3等价。因为它们在输入为等价。因为它们在输入为1时输出都时输出都为为1，且都转换到次态，且都转换到次态S3；在输入为；在输入为0时输出都为时输出都为0，且都转换到次态，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用。所以它们可以合并为一个状态，合并后的状态用S2表示。表示。S0=00S1=01S2=10例例例例2:2:474选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选选用用2个个CLK下下降降沿沿触触发发的的JK触触发发器器，分分别别用用FF0、FF1表表示示。采采用同步方案，即取：用同步方案，即取：Q1Q0Q1Q0Q1Q0Q1Q0Q1*Q0*例例例例2:2:Y=XQ148比较，得驱动方程：比较，得驱动方程：电电路路图图56将无效状态将无效状态11代入输出代入输出方程和状态方程计算：方程和状态方程计算：电路能够电路能够自启动。自启动。Q0*=XQ1Q0+0Q0Q1*=XQ0Q1+XQ1Q*=JQ+KQJ0=XQ1,K0=1J1=XQ0,K1=XY=XQ1检查电路能否自启动检查电路能否自启动例例例例2:2:49比较，得驱动方程：比较，得驱动方程：电电路路图图5Q0*=XQ1Q0Q1*=XQ1+XQ0=X(Q1Q0)Q*=DD0=XQ1Q0D1=XQ1+XQ0=X(Q1Q0)例例例例2:2:50检查电路能否自启动检查电路能否自启动6将无效状态将无效状态11代入输出代入输出方程和状态方程计算：方程和状态方程计算：电路能够电路能够自启动。自启动。例例例例2:2:5114.4.1 寄存器的定义及其分类寄存器的定义及其分类14.4 寄存器和移位寄存器寄存器和移位寄存器14.4.2 基本寄存器基本寄存器14.4.3 移位寄存器移位寄存器14.4.4 双向移位寄存器双向移位寄存器58 在数字电路中，用来存放一组二进制数据或代码的在数字电路中，用来存放一组二进制数据或代码的电路称为电路称为寄存器寄存器。需用需用n个触发器来构成。个触发器来构成。十分灵活，用十分灵活，用寄存器是由具有存储功能的触发器组合起来构成的。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储一个触发器可以存储1位二进制代码，位二进制代码，存放一组存放一组n位二进位二进制代码的寄存器，制代码的寄存器，按照功能的不同，可将寄存器分为按照功能的不同，可将寄存器分为基本寄存器和移基本寄存器和移位寄存器位寄存器两大类。两大类。基本寄存器只能并行送入数据，基本寄存器只能并行送入数据，需要需要时也只能并行输出。时也只能并行输出。移位寄存器中的数据可以在移位脉移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，冲作用下依次逐位右移或左移，数据既可以并行输入、数据既可以并行输入、并行输出，并行输出，也可以串行输入、串行输出，也可以串行输入、串行输出，还可以并行输还可以并行输入、串行输出，入、串行输出，串行输入、并行输出，串行输入、并行输出，途也很广。途也很广。14.4.1 寄存器的定义及其分类寄存器的定义及其分类59（1）清零。）清零。CR=0，异步清零。即有：，异步清零。即有：（2）送数。）送数。CR=1时，时，CLK上升沿送数。即有：上升沿送数。即有：（3）保保持持。在在CR=1、CLK上上升升沿沿以以外外时时间间，寄寄存存器器内内容容将保持不变。将保持不变。14.4.2 基本寄存器基本寄存器60并行输出并行输出时钟方程：时钟方程：驱动方程：驱动方程：状态方程：状态方程：1、4位右移移位寄存器位右移移位寄存器14.4.3 移位寄存器移位寄存器6114.4.3 移位寄存器移位寄存器1、4位右移移位寄存器位右移移位寄存器6211100DIt0CLKt0Q0t0Q1t0Q2t0Q3t000100100101101114.4.3 移位寄存器移位寄存器1、4位右移移位寄存器位右移移位寄存器63并行输出并行输出时钟方程：时钟方程：驱动方程：驱动方程：状态方程：状态方程：14.4.3 移位寄存器移位寄存器2、4位左移移位寄存器位左移移位寄存器644位双向位双向移位寄存器移位寄存器74LS194A的逻辑图的逻辑图工作工作模式模式选择选择00Q1Q1Q1Q1保持保持14.4.4 双向移位寄存器双向移位寄存器654位双向位双向移位寄存器移位寄存器74LS194A的逻辑图的逻辑图工作工作模式模式选择选择11D1D1D1D1并行并行输入输入14.4.4 双向移位寄存器双向移位寄存器664位双向位双向移位寄存器移位寄存器74LS194A的逻辑图的逻辑图工作工作模式模式选择选择01Q0Q0Q0Q0右移右移14.4.4 双向移位寄存器双向移位寄存器674位双向位双向移位寄存器移位寄存器74LS194A的逻辑图的逻辑图工作工作模式模式选择选择10Q2Q2Q2Q2左移左移14.4.4 双向移位寄存器双向移位寄存器6814.4.4 双向移位寄存器双向移位寄存器6914.5.1 同步二进制加法计数器同步二进制加法计数器7416114.5 计数器计数器14.5.3 同步十进制加法计数器同步十进制加法计数器7416014.5.4 任意进制计数器的构成方法任意进制计数器的构成方法14.5.2 同步二进制可逆计数器同步二进制可逆计数器7419170状态转换图状态转换图14.5 计数器计数器71 在数字电路中，能够在数字电路中，能够记忆输入脉冲个数记忆输入脉冲个数的电路的电路称为称为计数器计数器。计计数数器器二进制计数器二进制计数器十进制计数器十进制计数器N进制计数器进制计数器加法计数器加法计数器同步计数器同步计数器异步计数器异步计数器减法计数器减法计数器可逆计数器可逆计数器加法计数器加法计数器减法计数器减法计数器可逆计数器可逆计数器二进制计数器二进制计数器十进制计数器十进制计数器N进制计数器进制计数器14.5 计数器计数器72计数器是一种应用十分广泛的时序电路，除计数器是一种应用十分广泛的时序电路，除用于用于计数、分频计数、分频外，还广泛用于外，还广泛用于数字测量、运算数字测量、运算和控制和控制，从小型数字仪表，到大型数字电子计算，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。缺少的组成部分。计数器可利用计数器可利用触发器和门电路触发器和门电路构成。构成。但在实但在实际工作中，际工作中，主要是利用主要是利用集成计数器集成计数器来构成。来构成。14.5 计数器计数器731、加法计数器的状态转换图、加法计数器的状态转换图14.5.1 同步二进制加法计数器同步二进制加法计数器7416174计数顺序计数顺序电路状态电路状态等效十进等效十进制数制数进位输进位输出出CQ3 Q2 Q1 Q00123456789101112131415160 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00123456789101112131415000000000000000010利用利用C端端电位电位的下的下降沿降沿可作可作为向为向高位高位计数计数器进器进位的位的输出输出信号信号2、加法计数器的状态转换表、加法计数器的状态转换表14.5.1 同步二进制加法计数器同步二进制加法计数器7416175 若计数输入脉冲的频率为若计数输入脉冲的频率为f0，则，则Q0、Q1、Q2和和Q3端输出脉冲端输出脉冲的频率将依次为的频率将依次为f0/2、f0/4、f0/8和和f0/16，因此称计数器为，因此称计数器为分频器分频器。计数器能计到的最大数称为计数器的计数器能计到的最大数称为计数器的容量容量，等于计数器所有，等于计数器所有各位全为各位全为1时的数值。时的数值。n位二进制计数器的容量等于位二进制计数器的容量等于2n-1。3、加法计数器的时序图、加法计数器的时序图14.5.1 同步二进制加法计数器同步二进制加法计数器74161764、74161的逻辑功能的逻辑功能D0D1D2D3Q0Q1Q2Q3LDCLKEPETRDC4位位同步二进制计数器同步二进制计数器74161的逻辑图的逻辑图CLKCLK上升沿触发上升沿触发77D0D1D2D3Q0Q1Q2Q3LDCLKEPETRDC4位位同步二进制计数器同步二进制计数器74161的逻辑图的逻辑图0RD0000RD为为异步异步置零（复位）端置零（复位）端CLK上升沿触发上升沿触发4、74161的逻辑功能的逻辑功能78D0D1D2D3Q0Q1Q2Q3LDCLKEPETRDC4位位同步二进制计数器同步二进制计数器74161的逻辑图的逻辑图LD为为同步同步预置数控制端预置数控制端11 当当RD=1、LD=0时时,电电路工作在路工作在同步同步预置数状态。预置数状态。RD为为异步异步置零（复位）端置零（复位）端1RD0LD1D001CLK上升沿触发上升沿触发4、74161的逻辑功能的逻辑功能79D0D1D2D3Q0Q1Q2Q3LDCLKEPETRDCEP和和ET为工作状态控制端为工作状态控制端4位位同步二进制计数器同步二进制计数器74161的逻辑图的逻辑图保保持持LD为为同步同步预置数控制端预置数控制端RD为为异步异步置零（复位）端置零（复位）端CLK上升沿触发上升沿触发C为进位输出端为进位输出端1RD1LD1ET0EP00000保保持持Q0C4、74161的逻辑功能的逻辑功能80EP和和ET为工作状态控制端为工作状态控制端LD为为同步同步预置数控制端预置数控制端RD为为异步异步置零（复位）端置零（复位）端CLK上升沿触发上升沿触发C为进位输出端为进位输出端D0D1D2D3Q0Q1Q2Q3LDCLKEPETRDC1RD1LD0ETEP00000保保持持Q0C4位位同步二进制计数器同步二进制计数器74161的逻辑图的逻辑图0 RD=LD=1且且ETEP=0时，计数器状态保持不变时，计数器状态保持不变4、74161的逻辑功能的逻辑功能81D0D1D2D3Q0Q1Q2Q3LDCLKEPETRDCQ04位位同步二进制计数器同步二进制计数器74161的逻辑图的逻辑图 当当RD=LD=EP=ET=1时时,电路工作在计数状态电路工作在计数状态EP和和ET为工作状态控制端为工作状态控制端LD为为同步同步预置数控制端预置数控制端RD为为异步异步置零（复位）端置零（复位）端CLK上升沿触发上升沿触发C为进位输出端为进位输出端1RD1LD1ET1EP1011111翻翻转转Q011Q0Q0Q0 RD=LD=1且且ETEP=0时，计数器状态保持不变时，计数器状态保持不变4、74161的逻辑功能的逻辑功能82 1 1 1 1 计数计数 1 1 0 保持保持(但但C=0)5、4位同步二进制计数器位同步二进制计数器74161的功能表的功能表工作状态工作状态ETEPLDRDCLK 0 异步异步置零置零 1 0 同步同步预置数预置数 1 1 0 1 保持保持14.5.1 同步二进制加法计数器同步二进制加法计数器7416183 74LS163 74LS163的引脚排列和的引脚排列和的引脚排列和的引脚排列和74LS16174LS161相同，相同，相同，相同，不同之处是不同之处是不同之处是不同之处是74LS16374LS163采用采用采用采用同步同步同步同步清零方式。清零方式。清零方式。清零方式。6、计数器、计数器74161/163的引脚排列图的引脚排列图14.5.1 同步二进制加法计数器同步二进制加法计数器7416184RDLDD0D1D2D3Q0Q1Q2Q3CLKEPETCt1t2t3t4t6t56、计数器、计数器74161的时序图的时序图14.5.1 同步二进制加法计数器同步二进制加法计数器7416185输出方程输出方程 设用设用U/D表示加减控制信号，且表示加减控制信号，且U/D0时作加计数，时作加计数，U/D 1时作减计数，则把二进制同步加法计数器的驱动方程和时作减计数，则把二进制同步加法计数器的驱动方程和(U/D)相与，把减法计数器的驱动方程和相与，把减法计数器的驱动方程和U/D相与，再把二相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。者相加，便可得到二进制同步可逆计数器的驱动方程。14.5.2 同步二进制可逆计数器同步二进制可逆计数器741911、驱动方程和输出方程、驱动方程和输出方程8614.5.2 同步二进制可逆计数器同步二进制可逆计数器741912、逻辑电路图、逻辑电路图87 0 1 1 减法计数减法计数 0 1 0 加法计数加法计数CLKI工作状态工作状态U/DLDS 1 1 保持保持 0 异步异步预置数预置数14.5.2 同步二进制可逆计数器同步二进制可逆计数器741913、功能表、功能表8814.5.2 同步二进制可逆计数器同步二进制可逆计数器741914、时序图、时序图890 0 0 00 0 0 00 1 1 00 1 1 00 1 0 00 1 0 00 0 1 00 0 1 014.5.3 同步十进制加法计数器同步十进制加法计数器741601、状状态态转转换换表表90110111001111111010111010能够自启能够自启动动0000000100100011010001010110011110001001/0/0/0/0/0/0/0/0/1/0/0/1/0/1/0/1/C14.5.3 同步十进制加法计数器同步十进制加法计数器741602、状态转换图、状态转换图9114.5.3 同步十进制加法计数器同步十进制加法计数器741603、逻辑电路图、逻辑电路图927416074162十进制：十进制：7416174163十六进制：十六进制：异步清零异步清零同步清零同步清零7419074192十进制：十进制：7419174193十六进制：十六进制：单时钟单时钟双时钟双时钟集成同步加集成同步加/减可逆计数器减可逆计数器集成同步加法计数器集成同步加法计数器同同步步预预置置数数异异步步预预置置数数14.5.3 同步十进制加法计数器同步十进制加法计数器7416093 只只能用已有的计数器产品经过外电路的不同连能用已有的计数器产品经过外电路的不同连接方式得到。接方式得到。设已有的是设已有的是N进制计数器，需要得到的是进制计数器，需要得到的是M进制计数器。分进制计数器。分MN两种情况讨论：两种情况讨论：已有的计数器产品有已有的计数器产品有十十进制、进制、十六十六进制、进制、7位位二进制、二进制、12位位二进制和二进制和14位位二进制等。二进制等。在需要其他任意一种进制的计数器时，在需要其他任意一种进制的计数器时，14.5.4 任意进制计数器的构成方法任意进制计数器的构成方法941、MN的情况的情况置零法置零法(复位法复位法)、置数法、置数法(置位法置位法)(1)置零法置零法 适用于有置零输入端的计数器适用于有置零输入端的计数器S0S1S2S3SN-1SN-2SN-3SMSM-1SM-2S3S2S1S0SMSM-1SM-2S0S1S2S3SN-1SN-2SN-3SMSM-1SM-2S3S2S1S0SM-1SM-2异步置零异步置零同步置零同步置零7416074162741617416395(2)置数法置数法 适用于有预置数功能的计数器适用于有预置数功能的计数器N-M个个状态状态S0SiSi+1SN-1SN-2SN-3SjSj-1Si+2S0SiSi+1SN-1SN-2SN-3Sj异步置数异步置数同步置数同步置数N-M个个状态状态S0SiSi+1SN-1SN-2SN-3SjSj-1Si+2S0SiSN-1SN-2SN-3Sj74LS1907416074LS191741611、MN的情况的情况用多位用多位N进制计数器组合起来，构成进制计数器组合起来，构成M进制计数器。进制计数器。各片之间的连接方式分为各片之间的连接方式分为串行进位方式串行进位方式并行进位方式并行进位方式整体置零方式整体置零方式整体置数方式整体置数方式若若M可以分解为两个小于可以分解为两个小于N的因数相乘，即的因数相乘，即M=N1N2，可采用可采用串行进位方式串行进位方式或或并行进位方式并行进位方式将一个将一个N1进制计数进制计数器和一个器和一个N2进制计数器连接成进制计数器连接成M进制计数器。进制计数器。在在串行串行进位方式中，以低位片的进位输出信号作为进位方式中，以低位片的进位输出信号作为高位片高位片的时钟输入信号的时钟输入信号(CLK)。在。在并行并行进位方式中，以低位片的进位方式中，以低位片的进位输出信号作为进位输出信号作为高位片的工作状态控制信号高位片的工作状态控制信号(计数的使能计数的使能信号信号EP、ET)，两片的，两片的CLK输入端同时接计数输入信号。输入端同时接计数输入信号。102例：试用两片同步十进制计数器接成百位制计数器。例：试用两片同步十进制计数器接成百位制计数器。解：解：M=100，N1=N2=10，将两片，将两片74160直接按并行进位直接按并行进位方式或串行进位方式连接即得百位制计数器。方式或串行进位方式连接即得百位制计数器。并行进位方式并行进位方式1片的进位输出片的进位输出C作为作为2片的片的EP和和ET输入。当输入。当1片计成片计成1001时时C变为变为1，下个，下个CLK信号到达时信号到达时2片为计数工作状态，计入片为计数工作状态，计入1，而，而1片计成片计成0000，它的，它的C端回到低电平。端回到低电平。1片的片的EP和和ET恒恒为为1，始终处于计数工作状态。，始终处于计数工作状态。CLK CLK CLK103串行进位方式串行进位方式1片每计到片每计到1001，C端输出高电平，经反相器后使端输出高电平，经反相器后使2片的片的CLK端端为低电平。下个计数输入脉冲到达后，为低电平。下个计数输入脉冲到达后，1片计成片计成0000状态，状态，C端跳回低电平，经反相后使端跳回低电平，经反相后使2片的输入端产生一个正跳变，片的输入端产生一个正跳变，2片计入片计入1。在此接法下，两片。在此接法下，两片74160不是同步工作的。不是同步工作的。CLK CLK CLK104当当N1、N2不等于不等于N时，先将两个时，先将两个N进制计数器分别接进制计数器分别接成成N1进制计数器和进制计数器和N2进制计数器，然后再以并行进位进制计数器，然后再以并行进位方式或串行进位方式将它们连接。方式或串行进位方式将它们连接。当当M为大于为大于N的素数时，不能分解成的素数时，不能分解成N1和和N2，必须采，必须采用整体置零方式或整体置数方式构成用整体置零方式或整体置数方式构成M进制计数器。进制计数器。整体置零方式整体置零方式将两片将两片N进制计数器按简单方式接成一个大于进制计数器按简单方式接成一个大于M进制进制的计数器的计数器(如如NN进制进制)，然后在计数器计为，然后在计数器计为M状态时译状态时译出异步置零信号出异步置零信号RD=0，将两片，将两片N进制计数器同时置零。进制计数器同时置零。整体置数方式整体置数方式将两片将两片N进制计数器按简单方式接成一个大于进制计数器按简单方式接成一个大于M进制进制的计数器的计数器(如如NN进制进制)，然后在选定的某一状态下译出，然后在选定的某一状态下译出LD=0，将两片，将两片N进制计数器同时置入适当的数据，跳进制计数器同时置入适当的数据，跳过多余的状态，获得过多余的状态，获得M进制计数器。进制计数器。105例：用两片同步十进制计数器例：用两片同步十进制计数器74160接成二十九进制接成二十九进制计数器。计数器。整体置零方式整体置零方式解解：106