微机原理及接口技术课件

2024/6/181/52微型计算机原理与接口技术微型计算机原理与接口技术第二章第二章 8086系统结构系统结构吴迎年WuYingN2024/6/182/52本章内容导读lCPU（8086）的）的结构构lCPU（8086）的引脚信号和工作模）的引脚信号和工作模式式l8086系系统存存储器的器的组织和分和分类lCPU（8086）的操作和）的操作和时序序2024/6/183/52本章学习要求 熟悉熟悉8086CPU的内部结构及引脚功能和系统的内部结构及引脚功能和系统配置；配置；掌握掌握8086CPU的寄存器结构、功能和使用的寄存器结构、功能和使用方法；方法；掌握标志寄存器中各标志位的定义；掌握标志寄存器中各标志位的定义；掌握存储器的分段表示，熟悉其分体结构和掌握存储器的分段表示，熟悉其分体结构和堆栈堆栈 熟悉总线周期与指令周期、时钟周期的关系；熟悉总线周期与指令周期、时钟周期的关系；了解总线时序。了解总线时序。2024/6/184/52CPU（8086）的结构 由于当由于当时制造工制造工艺和生和生产成本的原因，微成本的原因，微处理器的理器的结构受构受到引脚数目、芯片面到引脚数目、芯片面积和器件速度的限制。和器件速度的限制。8086 CPU的特点的特点q引脚功能复用q单总线、累加器结构q可控三态电路q总线分时复用lIntel 8088准准16位位处理器，内部寄存器及内部操作理器，内部寄存器及内部操作均均为16位，外部数据位，外部数据总线8位。位。l8088与与8086指令系指令系统完全相同，芯片内部完全相同，芯片内部逻辑结构、构、芯片引脚有个芯片引脚有个别差异。差异。2024/6/185/52CPU（8086）的结构8086概况：概况：l1979年推出，第一代超大年推出，第一代超大规模集成模集成电路（路（VLSI）微）微处理器，采用理器，采用HMOS工工艺制造，内含制造，内含2.9万晶体管。万晶体管。l数据数据总线宽度度16位，地址位，地址总线宽度度20位；可直接位；可直接寻址空址空间2201M字字节单元；元；16位数据位数据总线与地址与地址总线复用。复用。l采用采用单一的一的+5V电源，一相源，一相时钟，时钟频率率为5MHz（8086），），10MHz（80861），），8MHz（80862）。）。l133条指令，指令条指令，指令长度度16字字节，指令最短，指令最短执行行时间为0.4s（平均（平均0.5s）。）。2024/6/186/52CPU（8086）的结构一、一、8086CPU的内部的内部结构构总线接口部件总线接口部件BIU（Bus Interface Unit）16位段地址寄存器位段地址寄存器16位指令指针寄存器位指令指针寄存器IP存放下一条要执行指令的偏移地址存放下一条要执行指令的偏移地址3)20位物理地址加法器位物理地址加法器完成完成16为逻辑地址为逻辑地址20位物理地位物理地址的转换址的转换4)6字节指令队列字节指令队列预放六字节的指令代码预放六字节的指令代码5)总线控制逻辑总线控制逻辑指令执行部件指令执行部件EU（Execution Unit）算术逻辑运算单元算术逻辑运算单元ALU完成完成8位或位或16位二进制运算位二进制运算2）标志寄存器）标志寄存器PSW存放存放ALU运算结果特征运算结果特征3)寄存器组寄存器组4个通用个通用1616位寄存器；位寄存器；4 4个专用个专用1616位位寄存器寄存器4)EU控制器控制器取指令控制和时序控制部件取指令控制和时序控制部件2024/6/187/52CPU（8086）的结构2024/6/188/52CPU（8086）的结构2024/6/189/52CPU（8086）的结构2024/6/1810/52CPU（8086）的结构2024/6/1811/52CPU（8086）的结构2024/6/1812/52CPU（8086）的结构2024/6/1813/52CPU（8086）的结构二、二、8086CPU的寄存器的寄存器结构构Stack Pointer Base PointerSource IndexDestination IndexCode SegmentData SegmentStack SegmentExtra SegmentInstruction PointerAccumulator X Base XCounter X Data X2024/6/1814/52CPU（8086）的结构2024/6/1815/52CPU（8086）的结构2024/6/1816/52CPU（8086）的结构l指指针与与变址寄存器址寄存器qBP和SP称为 指针寄存器 常与SS联用,来确定堆栈段中的某一存储单元的地址.qSI和DI称为 变址寄存器 常与DS联用,来确定数据段中的某一存储单元的地址.q在串指令中,SI与DS联用;DI与ES联用.2024/6/1817/52CPU（8086）的结构2024/6/1818/52CPU（8086）的结构2024/6/1819/52CPU（8086）的结构1514131211109876543210OFDFIFTFSFZFAFPFCF方向标志方向标志中断标志中断标志跟踪标志跟踪标志Trace Flag控控制制标标志志进位标志进位标志奇偶标志奇偶标志半进位标志半进位标志零标志零标志符号标志符号标志溢出标志溢出标志状状态态标标志志n标志寄存器的格式及各位的含义标志寄存器的格式及各位的含义2024/6/1820/52CPU（8086）的结构1.状状态标志：表示前面的操作志：表示前面的操作执行后，算行后，算术逻辑部件部件处于怎于怎样一种状一种状态。例如，是否例如，是否产生了生了进位，是否位，是否发生了溢出等等。程序中，可以通生了溢出等等。程序中，可以通过对某某个状个状态标志的志的测试，决定后面的走向及操作。，决定后面的走向及操作。例如：例如：qSTATE:IN AL,0DAH;q TEST AL,02H;q JZ STATEl全零全零标志志ZF（Zero Flag）：若运算）：若运算结果果为0，则ZF1；否；否则ZF0。q例1：MOV AL,4q SUB AL,4q例2：XOR AX,AXq 执行后，ZF=?q 执行后，ZF=12024/6/1821/52CPU（8086）的结构l进位位标志志CF（Carry Flag）：）：它反映：它反映：q加法时，最高位（字节操作时的D7位，字操作时的D15位）是否有进位产生。q减法时，最高位（字节操作时的D7位，字操作时的D15位）是否有借位产生。例如：例如：q MOV AL,3;q SUB AL,4;q执行后，CF1。qCF可以表示无符号数的溢出.l奇偶校奇偶校验标志志PF（Parity Flag）：若运算）：若运算结果低果低8位中位中“1”的个数的个数为偶数，偶数，则PF1；否；否则PF0。q例：MOV AL,2q ADD AL,1q 执行后，PF位为1。2024/6/1822/52CPU（8086）的结构l 辅助助进位位标志志AF（Auxiliary carrry Flag）：也称也称“半半进位位标志志”，它反映：，它反映：q加法时，第3位向第4位有进位;q减法时，第3位向第4位有借位。l溢出溢出标志志OF（Overflow Flag）：若运算）：若运算过程中程中发生了生了“溢溢出出”，则OF1。定定义：运算：运算结果超出果超出计算装置所能表示的范算装置所能表示的范围，称，称为溢出。溢出。lOF为是根据操作数的符号及其是根据操作数的符号及其变化情况来化情况来设置的置的:q若两个操作数的符号相同,而结果的符号与之相反时,OF=1;q否则,OF=0.l它是用来表示它是用来表示带符号数的溢出的符号数的溢出的.2024/6/1823/52l例例题 将将 5394H 与与 777FH 两数相加两数相加,并并说明其明其标志位状志位状态.0101 001110010100+10001000100000011101110000010101l运算结果为运算结果为23EBH,并置标志位为并置标志位为:进位标志进位标志 CF=0;奇偶校验奇偶校验 PF=0;辅助进位辅助进位 AF=0;全零标志全零标志 ZF=0;符号标志符号标志 SF=1;溢出标志溢出标志 OF=0.2024/6/1824/52CPU（8086）的结构2.控制控制标志志(3位位)：每一位控制：每一位控制标志都志都对一种特定的功能起控一种特定的功能起控制作用。可以通制作用。可以通过专门的指令的指令对其其进行行“置位置位”（Set）或）或“复位复位”（Reset）。）。l中断中断标志志IF（Interrupt Enable Flag）：如果）：如果IF置置“1”，则CPU可以可以接受可屏蔽中断接受可屏蔽中断请求；反之，求；反之，则CPU不能接受可屏蔽中断不能接受可屏蔽中断请求。求。指令系指令系统中有两条中有两条专门的指令可以置的指令可以置“1”或置或置“0”IF标志位：志位：STI 使使IF置置“1”，即开放中断。，即开放中断。CLI 使使IF清清“0”，即关，即关闭中断中断l方向方向标志志DF（Direction Flag）：用于串操作指令中的地址增量修改：用于串操作指令中的地址增量修改（DF0）还是减量修改（是减量修改（DF1）。）。STD(SeT Direction)，CLD(Clear Direction)。l跟踪跟踪标志志TF（Trap Flag）：若）：若TF1，则CPU按跟踪方式（按跟踪方式（单步方式）步方式）执行程序。行程序。2024/6/1825/52CPU（8086）的引脚信号和工作模式2024/6/1826/52中断相关引脚lINTR：可屏蔽（：可屏蔽（Maskable）中断）中断请求信号，求信号，输入，高入，高电平有平有效。外效。外设向向CPU发出中断出中断请求。求。lINTA：中断响：中断响应信号，信号，输出，低出，低电平有效。平有效。CPU对中断中断请求求的响的响应。lCPU在每条指令的最后一个在每条指令的最后一个时钟周期采周期采样INTR信号，若信号，若发现INTR信号有效（信号有效（为高高电平），并且中断允平），并且中断允许标志志IF=1时，CPU就会在就会在结束当前指令后，响束当前指令后，响应中断中断请求，求，进入中断响入中断响应周周期。其期。其间，将通，将通过INTA引脚向引脚向发出出请求信号的求信号的设备（中断源）（中断源）发出中断响出中断响应信号。信号。lNMI(Non-Maskable Interrupt request):非屏蔽中断非屏蔽中断请求信号，求信号，输入，正跳入，正跳变有效。有效。“不受不受IF的影响的影响”。2024/6/1827/52存储相关引脚lBHE/S7：高：高8位数据允位数据允许/状状态（BUS High Enable/Status）复用引脚复用引脚8086有有16条数据条数据线，可用低，可用低8位位传送一个字送一个字节，也可用高，也可用高8位位传送一个字送一个字节，还可用高可用高8位和低位和低8位一起位一起传送一个字（送一个字（16位）。位）。BHE就是用来区分就是用来区分这几几类传输的。的。lWR:写信号，写信号，输出，三出，三态，低，低电平有效；平有效；lRD:读信号，信号，输出，三出，三态，低，低电平有效。平有效。当当读信号（或写信号）有效信号（或写信号）有效时，表示，表示CPU正在正在进行行读(或写或写)存存储器或器或IO端口的操作。究竟是端口的操作。究竟是读(或写或写)存存储器器还是是IO端口，由端口，由CPU输出的另一个出的另一个专门信号信号M/IO决定。决定。lM/IO(Memory/IO):访问存存储器或器或IO端口信号，端口信号，输出，三出，三态。为高高电平平时，表示，表示CPU当前正在当前正在访问存存储器器 2024/6/1828/52存储相关引脚lALE(Address latch Enable):地址地址锁存允存允许信号，信号，输出，高出，高电平有效。平有效。由于由于8086/8088的一部分地址的一部分地址线和数据和数据线采用分采用分时复复用用。在一个。在一个总线周期内周期内总线上先上先传送地址，接着送地址，接着传送数据。但送数据。但在一般情况下，存在一般情况下，存储器或器或I/O接口接口电路，要求在整个路，要求在整个总线周期周期内保持内保持稳定的地址信息。定的地址信息。这样，就需要将，就需要将这些地址信息保存起些地址信息保存起来。来。与与8086/8088配套的配套的锁存器存器电路路为8282/8283,用用ALE做做锁存允存允许信号。信号。lDEN(Data Enable):数据允数据允许，输出，三出，三态，低，低电平有效。作平有效。作为总线收收发器器(8286/8287数据数据总线驱动器器)的控制信号。的控制信号。lDT/R(Data Transmit/Receive)：数据：数据发送送/接收控制，接收控制，输出，出，三三态。lREADY（Ready）准）准备就就绪信号，信号，输入，高入，高电平有效。由存平有效。由存储器或器或I/O端口端口发来的响来的响应信号，表示外部信号，表示外部设备已已经准准备就就绪。2024/6/1829/52 锁存器的应用锁存器的应用t0t1t2 锁存器工作时间图锁存器工作时间图输入输入D选通选通输出输出QQ跟随跟随D保持保持t2时时D的锁的锁存值存值D0D1D n-1Q n-1Q1Q0选通n位数据总线位数据总线ALE(Address latch Enable):地址锁存允许信号地址锁存允许信号2024/6/1830/52lHOLD(Hold request):总线请求，输入，高电平有效。总线请求，输入，高电平有效。lHLDA(Hold Acknowledge):总线请求响应，输出，高电平有总线请求响应，输出，高电平有效。效。T1 T2 T3 T4CLKHOLDHODAAD15AD0,A19/S6A16/S3CPU放弃三态WR,RD,总线控制权lMN/MX:最小最小/最大模式控制信号最大模式控制信号模式与总线控制引脚2024/6/1831/52lCPU在每个时钟周期的上升沿采样在每个时钟周期的上升沿采样HOLD，如果允许，如果允许让出总线，就在当前总线周期完成时让出总线，就在当前总线周期完成时(T4状态状态)，从，从HLDA引脚发出一个回答信号，对引脚发出一个回答信号，对HOLD请求发出响请求发出响应。同时，应。同时，CPU使地址使地址/数据总线和有关控制信号线数据总线和有关控制信号线进入高阻状态进入高阻状态(第三态第三态)放弃总线控制权。放弃总线控制权。l另一方面，总线请求部件另一方面，总线请求部件(如如DMAC)收到有效收到有效HLDA信号后，就获得了总线控制权。在此期间，信号后，就获得了总线控制权。在此期间，HOLD和和HLDA都保持高电平，在总线占有部件都保持高电平，在总线占有部件(当前总线主当前总线主)用完总线之后，将把用完总线之后，将把HOLD信号变为低电平，表示现信号变为低电平，表示现在放弃对总线的占用。在放弃对总线的占用。lCPU收到低电平的收到低电平的HOLD之后，它将之后，它将HLDA变为低电变为低电平。平。从此，从此，CPU又获得了总线控制权又获得了总线控制权。模式与总线控制引脚2024/6/1832/52CPU（8086）的引脚信号和工作模式l最小模式和最大模式最小模式和最大模式q最小模式，也称“单处理器系统”，即在系统中只有一个8086处理器，全部的系统总线信号均由8086直接产生。总线控制逻辑减到最少，故称最小模式。q最大模式，也称“多处理器系统”，即系统中包含两个或多个处理器，其中一个为主处理器（8086），其他的处理器为“协处理器”（COProcessor）。通常，和8086配合使用的协处理器有两个：一个是数值运算协处理器8087，一个是输入/输出协处理器8089。q两种工作模式选择不是由程序控制的，而是由硬件设定的。CPU的引脚 MN/MX端接高电平5V时，构成最小模式，接低电平时构成最大模式。2024/6/1833/52CPU（8086）的引脚信号和工作模式2024/6/1834/52CPU的操作和时序指令周期（指令周期（Instruction Cycle）：执行一条指令所需的时间称为指令周期。一个指令周期由几个总线周期组成。总线周期（总线周期（Bus Cycle）：）：BIU完成一次访问存储器或I/O端口操作所需的时间。一个总线周期至少包含4个时钟周期（T1-T4）。时钟周期（时钟周期（Clock Cycle）：CPU的时钟频率的倒数，也称T状态。总线周期 总线周期总线周期指令周期M1(Machine Cycle)(取指）M2(读存储器)M3(写存储器)时钟周期(T状态)2024/6/1835/52CPU的操作和时序8086的主要操作的主要操作时序：序：l系系统的复位和启的复位和启动l最小模式下的最小模式下的总线操作（操作（读写空操作）写空操作）l最小模式下的最小模式下的总线保持保持l最大模式下的最大模式下的总线操作操作l最大模式下的最大模式下的总线请求允求允许2024/6/1836/52CPU的操作和时序l系系统的复位和启的复位和启动复位复位时各内部寄存器的各内部寄存器的值参参见教材教材P49 表表2-13CLK不作用状态浮空三态门输出信号内部RESETRESET输入2024/6/1837/52CPU的操作和时序l最小模式下的最小模式下的总线操作（操作（读总线周期）周期）T1 T2 T3 Tw T4M/IOREADYCLK地址状态输出地址数 据 输 入A19/S6-A16/S3BHE/S7AD15-AD0ALERDDT/RDEN2024/6/1838/52CPU的操作和时序2024/6/1839/52CPU的操作和时序总线空操作空操作l只有在只有在CPU和存和存储器或器或I/O端口交端口交换数据数据时,CPU才才执行行总线周期周期,否否则就就进入了入了总线空空闲周期周期 Ti。l但此但此时CPU内部操作仍在内部操作仍在进行。如行。如 ALU执行运算，内部寄存器之行运算，内部寄存器之间数据数据传输等。等。l总线空操作是空操作是总线接口部件接口部件BIU对总线执行行部件部件EU的等待。的等待。2024/6/1840/52CPU的操作和时序l最小模式下的最小模式下的总线保持保持CLKHLDAHOLD2024/6/1841/528086系统存储器的组织和分类2024/6/1842/528086系统存储器的组织和分类l整个存整个存储空空间可分可分为 16个个逻辑段段,可以是可以是连续分开或分开或重叠的重叠的.l凡能被凡能被16或或10H整除的地址整除的地址处均可分段均可分段.也就是也就是说最末最末一个一个为16进制数字制数字为0H的地址的地址单元元处均可开始分段。均可开始分段。2024/6/1843/528086系统存储器的组织和分类l逻辑地址：用来表示存地址：用来表示存储器器逻辑单元的地址，由段基址元的地址，由段基址和偏移地址和偏移地址组成，程序成，程序设计时采用采用逻辑地址。地址。l物理地址：存物理地址：存储器的器的绝对地址，从地址，从00000FFFFFH，CPU访问存存储器的器的实际寻址地址址地址,由由逻辑地址地址变换而来。而来。物理地址的形成2024/6/1844/528086系统存储器的组织和分类2024/6/1845/528086系统存储器的组织和分类2024/6/1846/528086系统存储器的组织和分类逻辑地址的来源教材P36 图表2024/6/1847/528086系统存储器的组织和分类2024/6/1848/528086系统存储器的组织和分类偶奇2024/6/1849/528086系统存储器的组织和分类2024/6/1850/52本章作业l习题 P551、2、5、6、9(b)、10(c)、12、15、20 2024/6/1851/52补充题l补充充题2.1l（1）CPU按内部按内部结构按功能可分构按功能可分为（）和（和（）。）。l（2）某地址）某地址线为16根，根，则其决定的最大内存容量其决定的最大内存容量为（）。（其中）。（其中1M1024K）l（3）微型）微型计算机内部各部件之算机内部各部件之间通通过三三组不同的不同的总线相相连，分，分别是（是（）、（）、（）、（）、（）。）。l补充充题2.2lCPU由哪两部分由哪两部分组成？它成？它们的主要功能是什么？的主要功能是什么？本章学习要求本章学习要求熟悉熟悉8086CPU的内部结构及引脚功能和系统配置；的内部结构及引脚功能和系统配置；掌握掌握8086CPU的寄存器结构、功能和使用方法；的寄存器结构、功能和使用方法；掌握标志寄存器中各标志位的定义；掌握标志寄存器中各标志位的定义；掌握存储器的分段表示，熟悉其分体结构和堆栈掌握存储器的分段表示，熟悉其分体结构和堆栈熟悉总线周期与指令周期、时钟周期的关系；熟悉总线周期与指令周期、时钟周期的关系；了解总线时序。了解总线时序。2024/6/1853/52Thank You！