数字逻辑电路ppt课件第4章 常用组合逻辑功能器件

第第4 4章章 常用组合逻辑功能器件常用组合逻辑功能器件 本章将介绍几种常用的中规模集成电路本章将介绍几种常用的中规模集成电路(MSI),这些中这些中规模集成电路分别具有特定的规模集成电路分别具有特定的逻辑功能逻辑功能,称为称为功能模块功能模块,用用功能模块设计组合逻辑电路功能模块设计组合逻辑电路,具有许多优点具有许多优点.第4章 常用组合逻辑功能器件 本章将介绍几种常用14.1 自顶向下的模块化设计方法自顶向下的模块化设计方法顶顶:指系统功能指系统功能,即系统总要求即系统总要求,较抽象较抽象.向下向下:指根据系统总要求指根据系统总要求,将系统分解为若干个子系统将系统分解为若干个子系统,再再将每个子系统分解为若干个功能模块将每个子系统分解为若干个功能模块,直至分成直至分成许多各具特定功能的基本模块为止许多各具特定功能的基本模块为止.例例:设计一个数据检测设计一个数据检测系统系统,功能表如下功能表如下:S1 S2 输出功能输出功能0 0 A+B0 1 AB1 0 Min(A,B)21 1 Max(A,B)数据数据A、B分别来自两个分别来自两个传感器传感器.4.1 自顶向下的模块化设计方法顶:指系统功能,即系统总2B:数据检测系统数据检测系统 B1:输入输入传感器数据传感器数据 B2 计算值计算值 B3 选择输出选择输出 B11传感器传感器A B12传感器传感器B B21 A+B B22 AB B23Min(A,B)B24Max(A,B)*B231 比比 较较 A和和B B232 选选 择择 Min*B241 比比 较较 A和和B B242 选选 择择 Max*顶层顶层*：叶结点叶结点分层设计树分层设计树B:数据检测系统 B1:输入 B2 3AB B11转换转换A B12转换转换B B21二进制二进制 加法加法 B22二进制二进制 减法减法 B231 比比 较较 B241 比比 较较 B242 选选 择择 B232 选选 择择 B3 输出选择输出选择S1S2B1:输入输入B2:计算计算 功能选择功能选择输出输出传传感感器器 分层分层方框图方框图minmaxB23B24AB B11 B12 B21 B22 B231 44.2 编码器编码器将信息将信息(如数和字符等如数和字符等)转换成符合一定规则的二进制代码转换成符合一定规则的二进制代码.4.2.1 二进制编码器二进制编码器用用n位二进制代码对位二进制代码对N=2n 个特定信息进行编码的逻辑电路个特定信息进行编码的逻辑电路.设计方法设计方法:以例说明以例说明4.2 编码器将信息(如数和字符等)转换成符合一定规则的二5设计一个具有互相排斥输入条件的编码器设计一个具有互相排斥输入条件的编码器.输入输入:X0、X1、X2、X3输出输出：A1、A0对应关系：对应关系：输入输入 A1 A0 X0 0 0 X1 0 1 X2 1 0 X3 1 1设计一个具有互相排斥输入条件的编码器.输入:X0、X1、6X3 X2 X1 X0 A1 A00 0 0 0 0 0 0 1 0 00 0 1 0 0 10 0 1 1 0 1 0 0 1 00 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 121 0 0 1 3 0 1 0 41 0 1 1 5 1 0 0 61 1 0 1 71 1 1 0 81 1 1 1 9 X3X2X1X000011110000111101100A1=X2+X300011110000111101001X3X2X1X0A0=X1+X3X3 X2 X1 X0 A1 A0X3X2X1X74线线2线编码器电路图：线编码器电路图：11X2X3X3X1A1A0(1)编码器在任何时候只允许编码器在任何时候只允许(2)有有一个一个输入信号有效输入信号有效;(2)电路无电路无X0输入端输入端;(3)电路无输入时电路无输入时,编码器的编码器的 输出与输出与X0编码等效编码等效.4线2线编码器电路图：11X2X3X3X1A1A0编码8 带输出带输出使能使能(Enable)端的端的优先优先编码器编码器:输出输出使能使能端端:用于判别电路是否有信号输入用于判别电路是否有信号输入.优先优先:对输入信号按轻重缓急对输入信号按轻重缓急排序排序,当有多个信号同时当有多个信号同时输入时输入时,只对只对优先权高优先权高的一个信号进行编码的一个信号进行编码.下面把上例下面把上例4线线2线编码器改成带输出线编码器改成带输出使能使能(Enable)端的端的优先优先编码器编码器,假设输入信号优先级的次序为假设输入信号优先级的次序为:X3,X2,X1,X0.带输出使能(Enable)端的优先编码器:输出使能端:用于9X3 X2 X1 X0 A1 A0 E00 0 0 0 0 0 10 0 0 1 0 0 00 0 1 0 0 1 00 0 1 1 0 1 00 1 0 0 1 0 00 1 0 1 1 0 00 1 1 0 1 0 00 1 1 1 1 0 01 0 0 0 1 1 01 0 0 1 1 1 01 0 1 0 1 1 01 0 1 1 1 1 01 1 0 0 1 1 01 1 0 1 1 1 01 1 1 0 1 1 01 1 1 1 1 1 0 X3X2X1X000011110000111101100111111111100A1=X2+X3X3X2X1X000011110000111101001000111111101A0=X3+X2X1X3 X2 X1 X0 A1 A0 E0X3X10EO=X3X2X1X0=X3+X2+X1+X011&1X2X1X3X2X0A0A1EO编码器编码器电路图电路图EO=X3X2X1X0=X3+X2+X1+X011&114.2.2 二十进制编码器二十进制编码器输入输入:I0 ,I1,I2 I9,表示十个要求编码的信号表示十个要求编码的信号.输出输出:BCD码码.电路有十根输入线电路有十根输入线,四根输出线四根输出线,常称为常称为10线线4线线编码器编码器4.2.2 二十进制编码器输入:I0 ,I1,I2124.2.3 通用编码器集成电路通用编码器集成电路1.8线线3线优先编码器线优先编码器74148逻辑图逻辑图引脚图引脚图4.2.3 通用编码器集成电路1.8线3线优先编码1374148功能说明：功能说明：1）74148为为8线线3线线优先编码器，优先编码器，HPRI是最高位优先是最高位优先 编码器的说明。编码器的说明。2）编码器输入为）编码器输入为低低电平有效，输出为电平有效，输出为3位二进制位二进制反码反码。3）EI端为输入使能端端为输入使能端,当当EI=0时时,电路处于正常工作状电路处于正常工作状 态态;当当EI=1时时,电路禁止工作电路禁止工作,Y2Y1Y0=111。74148功能说明：1）74148为8线3线优先编码器，H144）EO为选通输出端为选通输出端.EO=EI I0I1I2I3I4I5I6I7当当EI=0(即正常工作时即正常工作时),若编码输入信号若编码输入信号Ii均为均为1(即无编码即无编码信号输入信号输入),则则EO=0。说明当。说明当EO=0时时,电路在电路在工作状态工作状态，但，但无编码信号输入无编码信号输入.这时这时Y2Y1Y0=111.4）EO为选通输出端.EO=EI I0I1I2I3I4I5I15GS=EI(I0+I1+I2+I3+I4+I5+I6+I7)5)GS 为扩展输出端：为扩展输出端：当当EI=0(即正常工作时即正常工作时),若有编码信号输入若有编码信号输入(即至少有一个即至少有一个Ii为为0),则则GS=0。说明当。说明当GS=0时时,电路在工作状态电路在工作状态,而且有而且有编码信号输入。编码信号输入。GS=EI(I0+I1+I2+I3+I4+I5+I6+I7)1674148功能表功能表74148功能表17例：用两片例：用两片74148构成构成16线线4线优先编码器。线优先编码器。00 1 1 1XXXXXXXXXXXX11111110000011高位芯片工作情况：高位芯片工作情况：例：用两片74148构成16线4线优先编码器。00111X1801 1 1 111111110XXXX01101111101011低位芯片工作情况：低位芯片工作情况：0111111111110XXXX011011111010119问题思考：若用四片问题思考：若用四片74148构成一个构成一个32线线5线线 编码器，电路如何设计？编码器，电路如何设计？若用八片若用八片74148构成一个构成一个64线线6线线 编码器，电路又如何设计？编码器，电路又如何设计？扩展电路设计提示：扩展电路设计提示：1）观察上例编码器低三位输出电路结构，）观察上例编码器低三位输出电路结构，并找出规律；并找出规律；2）分析高位输出和各）分析高位输出和各GS之间的关系，将之间的关系，将 GS作为输入，高位信号作为输出，设作为输入，高位信号作为输出，设 计一输出电路。计一输出电路。问题思考：若用四片74148构成一个32线5线扩展电路设计202.10线线4线优先编码器线优先编码器74147逻辑图逻辑图引脚图引脚图2.10线4线优先编码器74147逻辑图引脚图2174147功能表功能表74147功能表224.2.4 编码器应用举例编码器应用举例4.2.4 编码器应用举例234.2.5 编码器的编码器的VHDL描述描述LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY encoder ISPORT(input :IN STD_LOGIC_VECTOR(7 DOWNTO 0);y :OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END encoder;ARCHITECTURE rtl OF encoder ISBEGINPROCESS(input)BEGIN 一个普通编码器的例子：一个普通编码器的例子：4.2.5 编码器的VHDL描述LIBRARY ieee;一24CASE input IS WHEN“01111111”=yyyyyyyyy=“XXX”;END CASE;END PROCESS;END rtl;CASE input IS25LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY priorityencoder ISPORT(input:IN STD_LOGIC_VECTOR(7 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END priorityencoder;ARCHITECTURE rtl OF priorityencoder ISBEGINPROCESS(input)BEGIN IF(input(7)=0)THEN y=“111”;一个优先编码器的例子：一个优先编码器的例子：LIBRARY ieee;一个优先编码器的例子：26 ELSIF(input(6)=0)THEN y=“110”;ELSIF(input(5)=0)THEN y=“101”;ELSIF(input(4)=0)THEN y=“100”;ELSIF(input(3)=0)THEN y=“011”;ELSIF(input(2)=0)THEN y=“010”;ELSIF(input(1)=0)THEN y=“001”;ELSE y=“000”;END IF;END PROCESS;END rtl;ELSIF(input(6)=0)THEN y274.3 译码器译码器/数据分配器数据分配器4.3.1 二进制译码器二进制译码器译码是编码的逆过程，作用译码是编码的逆过程，作用是将一组码转换为确定信息。是将一组码转换为确定信息。输入：二进制代码，有输入：二进制代码，有n个；个；输出：输出：2n 个特定信息。个特定信息。1.译码器电路结构译码器电路结构 以以2线线 4线译码器为例说明线译码器为例说明2线线 4线译码器的真值表为线译码器的真值表为:B A Y0 Y1 Y2 Y30 0 1 0 0 00 1 0 1 0 010 0 0 1 021 1 0 0 0 1 X0X1Xn1Y0Y1二进制二进制译码器译码器Y2n14.3 译码器/数据分配器4.3.1 二进制译码器译码是28下图为下图为高电平高电平输出有效的输出有效的2线线 4线线译码器电路图译码器电路图,MSB&11AB LSBY0Y1Y2Y3Y0=BA=m0Y1=BA=m1Y2=BA=m2Y3=BA=m3下图为高电平输出有效的2线 4线译码器电路图,MSB&29由真值表容易得出由真值表容易得出:高电平高电平输出有效二进制译码器输出有效二进制译码器,其输出逻辑表达式为其输出逻辑表达式为:Yi=mi (mi为输入变量所对应的最小项为输入变量所对应的最小项)低电平低电平输出有效二进制译码器输出有效二进制译码器,其输出逻辑表达式为其输出逻辑表达式为:Yi=mi (mi为输入变量所对应的最小项为输入变量所对应的最小项)由真值表容易得出:高电平输出有效二进制译码器,其输出逻30译码器的另一种结构：译码器的另一种结构：矩阵式结构矩阵式结构特点：门的扇入数少；特点：门的扇入数少；延迟时间长。延迟时间长。译码器的另一种结构：矩阵式结构特点：门的扇入数少；312.译码器的使能控制输入端译码器的使能控制输入端 1）利用使能输入控制端，既能使电路正常工作，也能）利用使能输入控制端，既能使电路正常工作，也能 使电路处于禁止工作状态；使电路处于禁止工作状态；2）利用使能输入控制端，能实现译码器容量扩展。）利用使能输入控制端，能实现译码器容量扩展。2.译码器的使能控制输入端 1）利用使能输入控制端，既能使32EN为使能控制输入端，为使能控制输入端，EN=0，输出均为，输出均为0；EN=1，输出译码信号。，输出译码信号。电路满足：电路满足：Yi=mi EN&11AB LSBY0Y1Y2Y3EN MSB逻辑图逻辑图Y0Y1Y2Y3ENAB逻辑符号逻辑符号EN为使能控制输入端，电路满足：Yi=mi EN&1133利用使能端实现扩展的例子：利用使能端实现扩展的例子：Y0Y1Y2Y3ENABY0Y1Y2Y3ENAB1I0I1I2Y0Y1Y2Y4Y3Y5Y6Y7（1）（2）当当I2=0时，时，(1)(1)片工作片工作,(2)(2)片禁止片禁止.当当I2=1时时,(1),(1)片禁止片禁止,(2)(2)片工作片工作.由两片由两片2线线4线译码器线译码器组成组成3线线8线译码器线译码器利用使能端实现扩展的例子：Y0Y1Y2Y3ENABY0Y1Y342线线4线译码器组线译码器组成成4线线16线译码器线译码器2线4线译码器组354.3.2 二二十进制译码器十进制译码器输入输入:BCD码码.输出输出:十个高、低电平十个高、低电平.(常称常称4线线10线译码器线译码器)伪伪码码A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1输输出出低低电电平平有有效效真真值值表表4.3.2 二十进制译码器输入:BCD码.输出:十364线线10线译码器逻辑表达式：线译码器逻辑表达式：Y0=A3A2A1A0Y1=A3A2A1A0Y2=A3A2A1A0Y3=A3A2A1A0Y4=A3A2A1A0Y5=A3A2A1A0Y6=A3A2A1A0Y7=A3A2A1A0Y8=A3A2A1A0Y9=A3A2A1A04线10线译码器逻辑表达式：Y0=A3A2A1A0Y1=A374.3.3 通用译码器集成电路通用译码器集成电路(1)74138 带使能端带使能端3线线8线译码器线译码器逻辑图逻辑图引脚图引脚图4.3.3 通用译码器集成电路74138 带使能端3874138功能表功能表74138功能表39 电路输出低电平有效电路输出低电平有效;74138特性：特性：7413874138的逻辑表达式为：的逻辑表达式为：=100,电路工作电路工作;否则否则,电路禁电路禁止工作止工作,电路输出均为电路输出均为1。电路输出低电平有效;74138特性：74138的逻辑表40(2)74154015BIN/SIXTEEN1248&ENa0a1a2S1S2Y0Y15a34线线16线译码器线译码器(3)744209BCD/DEC1248a0a1a2Y0Y9a34线线10线译码器线译码器(2)741540BIN/SIXTEEN1&ENa0a1414.3.4 数据分配器数据分配器 数据分配是将一个数据源输入的数据根据需要送到数据分配是将一个数据源输入的数据根据需要送到不同的输出端上去，实现数据分配功能的逻辑电路称为不同的输出端上去，实现数据分配功能的逻辑电路称为数据分配器。分配器又叫多路复用器。数据分配器。分配器又叫多路复用器。4.3.4 数据分配器 数据分配是将一个数据源42数据分配器一般用带使能控制端的二进制译码器实现。数据分配器一般用带使能控制端的二进制译码器实现。74138输出表达式：输出表达式：分配器输出表达式：分配器输出表达式：数据分配器一般用带使能控制端的二进制译码器实现。7413843数字逻辑电路ppt课件第4章 常用组合逻辑功能器件444.3.5显示译码器显示译码器（1）半导体显示器，也称发光二极管显示器；）半导体显示器，也称发光二极管显示器；（2）荧光数字显示器，如荧光数码管、场致发光数字）荧光数字显示器，如荧光数码管、场致发光数字 板等板等；（3）液体数字显示器，如液晶显示器、电泳显示器等；）液体数字显示器，如液晶显示器、电泳显示器等；（4）气体放电显示器，如辉光数码管、等离子体显示）气体放电显示器，如辉光数码管、等离子体显示 板等。板等。显示器分类：显示器分类：4.3.5显示译码器（1）半导体显示器，也称发光二极管显示器451.半导体数码管（半导体数码管（Light Emitting Diode简称简称LED）abcdfeg七段数码管七段数码管 显示器显示器1.半导体数码管（Light Emitting Diode46abcdfeg七段数码管的两种连接方法：七段数码管的两种连接方法：共阴共阴abcdefg 共阳共阳阳极加高阳极加高电平字段电平字段亮。亮。阴极加低阴极加低电平字段电平字段亮。亮。abcdefg 1abcdfeg七段数码管的两种连接方法：共阴abcdef47 半导体数码管的工作电压比较低（半导体数码管的工作电压比较低（1.51.5 3V 3V），能），能直接用直接用TTLTTL或或CMOSCMOS集成电路驱动。除电压比较低外，半集成电路驱动。除电压比较低外，半导体数码管还具有体积小、寿命长、可靠性高等优点，导体数码管还具有体积小、寿命长、可靠性高等优点，而且响应时间短（一般不超过而且响应时间短（一般不超过0.1s0.1s）,亮度也比较高。亮度也比较高。LEDLED显示器的缺点是工作电流大，每一段的工作电流在显示器的缺点是工作电流大，每一段的工作电流在10mA10mA左右。左右。半导体数码管的工作电压比较低（1.5 3V），能直接用482.液晶显示器（液晶显示器（Liquid Crystal Display,简称简称LCD）液晶是一种既具有液体的流动性又具有光学特性的有液晶是一种既具有液体的流动性又具有光学特性的有机化学物。机化学物。液晶显示器通过控制可见光的反射来达到显示目的。液晶显示器通过控制可见光的反射来达到显示目的。液晶显示器分两类：反射式和背光式。液晶显示器分两类：反射式和背光式。反射式液晶显示器使用的可见光是环境光线。反射式液晶显示器使用的可见光是环境光线。而背光式液晶显示器的可见光则由在显示器内特制而背光式液晶显示器的可见光则由在显示器内特制的小光源提供。的小光源提供。2.液晶显示器（Liquid Crystal Displ49 LCD须用低频交流信号驱动，一般使用方波信号，须用低频交流信号驱动，一般使用方波信号，工作频率约为工作频率约为2560Hz，信号幅值可以很低，在，信号幅值可以很低，在1V以以下仍能工作下仍能工作。LCD须用低频交流信号驱动，一般使用方波信50 液晶显示器的最大优点是功耗极低，每平方厘米液晶显示器的最大优点是功耗极低，每平方厘米的功耗的的功耗的1W以下。以下。液晶显示器工作电压低，功耗小的特点，使其在各种液晶显示器工作电压低，功耗小的特点，使其在各种小型、便携式仪器、仪表中得到了广泛的应用。小型、便携式仪器、仪表中得到了广泛的应用。当前，在电视机、计算机等设备中使用液晶显示器已当前，在电视机、计算机等设备中使用液晶显示器已越来越普及，并成为一种发展趋势。越来越普及，并成为一种发展趋势。液晶显示器的最大优点是功耗极低，每51功能：将表示数字的功能：将表示数字的BCD码转换成码转换成七段显示码七段显示码。七段七段显示显示译码译码器器DCBAabcdefg输入：输入：BCD码码输出：输出：七段显示码七段显示码3.显示译码器设计显示译码器设计功能：将表示数字的BCD码转换成七段显示码。七段Dabcde52显示译码器设计步骤：显示译码器设计步骤：（以输入（以输入8421BCD码码、输出驱动、输出驱动共阳显示器共阳显示器为例）为例）列真值表；列真值表；化简、写最简函数表达式；化简、写最简函数表达式；画电路图。画电路图。显示译码器设计步骤：（以输入8421BCD码、输出驱动共阳显53真真 值值 表表D C B A a b c d e f g 显示显示0 0 0 0 0 0 0 0 0 0 1 00 0 0 1 1 0 0 1 1 1 1 10 0 1 0 0 0 1 0 0 1 0 20 0 1 1 0 0 0 0 1 1 0 30 1 0 0 1 0 0 1 1 0 0 40 1 0 1 0 1 0 0 1 0 0 50 1 1 0 0 1 0 0 0 0 0 60 1 1 1 0 0 0 1 1 1 1 710 0 0 0 0 0 0 0 0 0 821 0 0 1 0 0 0 0 1 0 0 9化简后表达式化简后表达式:a=ABCD+ABCb=ABC+ABCc=ABCd=ABC+ABC+ABCDe=A+ABCf=AB+ABCD+ABCg=ABC+BCD化简说明化简说明:利用了无关项利用了无关项;考虑了多输出逻考虑了多输出逻辑函数化简中的公辑函数化简中的公共项共项.真 值 表D C B A 54数字逻辑电路ppt课件第4章 常用组合逻辑功能器件55思考题：思考题：根据上面设计，判断当输入根据上面设计，判断当输入DCBA为为1010时，时，LED显示什么字形？显示什么字形？思考题：564.通用七段显示译码器集成电路通用七段显示译码器集成电路 常用的七段显示译码器集成电路有常用的七段显示译码器集成电路有7446、7447、7448、7449和和4511等。下面重点介绍七段显示译码器等。下面重点介绍七段显示译码器7448。七段显示译码器七段显示译码器7448输出高电平有效，用以驱动共阴输出高电平有效，用以驱动共阴极显示器。极显示器。4.通用七段显示译码器集成电路 常用的七段显示译码器集57数字逻辑电路ppt课件第4章 常用组合逻辑功能器件58数字逻辑电路ppt课件第4章 常用组合逻辑功能器件597448实现多位显示实现多位显示 由于第由于第1片的片的RBI为为0，而，而DCBA=0000,所以满足灭零所以满足灭零条件，条件，RBO=0。第。第2、3片也满足灭零条件。片也满足灭零条件。第第4、5、6片驱动正常显示。片驱动正常显示。思考题：如第思考题：如第1片输入片输入DCBA不等于不等于0000，2、3两片灭两片灭零条件吗？零条件吗？7448实现多位显示 由于第1片的RBI为0，而D6074HC4511显示译码器驱动液晶数码管的一个例子显示译码器驱动液晶数码管的一个例子 74HC4511显示译码器驱动液晶数码管的一个例子 611.译码器实现组合逻辑函数译码器实现组合逻辑函数原理原理:二进制译码器能产生输入信号的全部最小项二进制译码器能产生输入信号的全部最小项,而而 所有组合逻辑函数均可写成最小项之和的形式所有组合逻辑函数均可写成最小项之和的形式.例例 试用试用3线线 8线译码器和逻辑门实现下列函数线译码器和逻辑门实现下列函数F(Q,X,P)=m(0，1，4，6，7）=M（2，3，5）4.3.6 译码器应用举例译码器应用举例1.译码器实现组合逻辑函数原理:二进制译码器能产生输入62解题的几种方法：解题的几种方法：利用利用高高电平输出有效的译码器和电平输出有效的译码器和或门或门。F(Q,X,P)=m0+m1+m4+m6+m7 利用利用低低电平输出有效的译码器和电平输出有效的译码器和与非门与非门。F(Q,X,P)=m0m1m4m6m7解题的几种方法：利用高电平输出有效的译码器和或门。F(Q6301234567ABCPXQ高位高位1F（Q，X，P）01234567ABCPXQ高位高位F（Q，X，P）&F(Q,X,P)=m0+m1+m4+m6+m7F(Q,X,P)=m0m1m4m6m70ABCPXQ高位1F（Q，X，P）0ABCPXQ高位F（64 利用利用高高电平输出有效的译码器和电平输出有效的译码器和或非门或非门。F(Q,X,P)=m2+m3+m501234567ABCPXQ高位高位1F（Q，X，P）F(Q,X,P)=m2+m3+m5 利用高电平输出有效的译码器和或非门。F(Q,X,P)=m6501234567ABCPXQ高位高位F（Q，X，P）&F(Q,X,P)=m2m3m5 利用利用低低电平输出有效的译码器和电平输出有效的译码器和与门与门。F(Q,X,P)=m2m3m50ABCPXQ高位F（Q，X，P）&F(Q,X,P)=m2m662.计算机输入计算机输入/输出接口地址译码电路输出接口地址译码电路2.计算机输入/输出接口地址译码电路674.3.7 译码器的译码器的VHDL描述描述3线线8线译码器线译码器74138的的VHDL描述。描述。LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY decode_3to8 ISPORT(a,b,c,G1,G2A,G2B:IN STD_LOGIC;y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END decode_3to8;ARCHITECTURE rtl OF decode_3to8 ISSIGNAL indata:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN4.3.7 译码器的VHDL描述3线8线译码器74138的68 indatayyyyyyyyy=“XXXXXXXX”;END CASE;indata=c&b&a;69 ELSE y=“11111111”;END IF;END PROCESS;END rtl;ELSE70七段显示译码器的七段显示译码器的VHDL描述描述 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bcd_7seg ISPORT(bcd_led:IN STD_LOGIC_VECTOR(3 DOWNTO 0);ledseg:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END bcd_7seg;ARCHITECTURE behavior OF bcd_7seg IS BEGIN WITH bcd_led SELECT七段显示译码器的VHDL描述 LIBRARY IEEE;A71 ledseg=“0111111”WHEN“0000”,0 “0000110”WHEN“0001”,1 “1011011”WHEN“0010”,2 “1001111”WHEN“0011”,3 “1100110”WHEN“0100”,4 “1101101”WHEN“0101”,5 “1111101”WHEN“0110”,6 “0100111”WHEN“0111”,7 “1111111”WHEN“1000”,8 “1101111”WHEN“1001”,9 “1000000”WHEN“1110”,minus “0000000”WHEN OTHERS;END behavior;ledseg=“0111111”WHEN“000072功能功能:从从多路输入数据多路输入数据中选择其中的中选择其中的一路一路送至输出端送至输出端.数据选择器简称数据选择器简称MUX,数据选择器的数据输入端数称为数据选择器的数据输入端数称为通道数通道数.4.4 数据选择器数据选择器功能:从多路输入数据中选择其中的一路送至输出端.数73数据选择器功能示意图数据选择器功能示意图:选择信号选择信号（地址码）输入（地址码）输入数据输入数据输入数据输出数据输出数据选择器功能示意图:选择信号数据输入数据输出744.4.1 数据选择器的电路结构数据选择器的电路结构 以四选一数据选择器为例讨论以四选一数据选择器为例讨论功能表功能表A1 A0 Y0 0 D00 1 D11 0 D221 1 D3 输出函数表达式输出函数表达式:Y=(A1A0)D0+(A1A0)D1 +(A1A0)D2+(A1A0)D3Y=miDii=034.4.1 数据选择器的电路结构 以四选一数据选择器为例讨75地址地址数据数据输出输出&11A0A1D0D1D2D3Y1电路图：电路图：地址数据输出&11A0A1D0D1D2D3Y1电路图76数据选择器通道扩展：数据选择器通道扩展：由四选一数据选择器组成由四选一数据选择器组成十六选一数据选择器的例子十六选一数据选择器的例子ZYA1A0 D0 D1 D2 D3YA1A0 D0 D1 D2 D3YA1A0 D0 D1 D2 D3YA1A0 D0 D1 D2 D3YA1A0 D0 D1 D2 D3A1A0A3A2 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13I14 I15 数据选择器通道扩展：由四选一数据选择器组成ZYA1A0 D0774.4.2 通用数据选择器集成电路通用数据选择器集成电路输入数输入数 TTL CMOS(数字数字)CMOS(模拟模拟)ECL 16 74150 4515 406728 74451 4096 8 74151 4512 4051 1016444 7445324 74153 4539 4052 1017482 7460442 74157 4519 10159常用常用MUX集成电路集成电路数据选择器的逻辑符号及数据选择器的逻辑符号及输入选通端输入选通端:以双四选一以双四选一MUX74153和和MUX74HC4539说明之。说明之。4.4.2 通用数据选择器集成电路输入数 TTL 78EN012301G03MUXA0A11ST1D01D11D21D32D02D12D22D32ST1Y2Y74153Y=(A1A0)D0+(A1A0)D1 +(A1A0)D2+(A1A0)D3)ST内部结构由与、或、内部结构由与、或、非等门组成。非等门组成。EN00G0MUXA0A11ST1D02D02ST1Y2Y79 74HC4539的功能和逻辑符号和的功能和逻辑符号和74153相同，但芯片相同，但芯片内部由内部由CMOS传输门组成。传输门组成。74HC4539结构图。结构图。74HC4539的功能和逻辑符号和7415380利用选通控制端实现通道扩展的例子利用选通控制端实现通道扩展的例子:EN012301G03MUXA0A11ST1D01D11D21D32D02D12D22D32ST1Y2Y74HC45391A21YA2=0 时时,由由A1A0选择选择1DiA2=1时时,由由A1A0选择选择2Di利用选通控制端实现通道扩展的例子:EN00G0MUXA0A814.4.3 数据选择器应用举例数据选择器应用举例 1.用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数基本思想基本思想:由数据选择器的一般表达式由数据选择器的一般表达式Y=miDi可知可知,利用利用地址变量地址变量产生产生所有最小项所有最小项,通过数据输入信号通过数据输入信号Di的不同取值的不同取值,来选取组成逻辑函数的来选取组成逻辑函数的所需最小项所需最小项.例例 试用八选一数据选择器试用八选一数据选择器74151实现逻辑函数实现逻辑函数 F(A,B,C)=m(0,2,3,5)4.4.3 数据选择器应用举例 1.用数据选择器实现组合逻82解解:待实现的函数为待实现的函数为:F(A,B,C)=m(0,2,3,5)=ABC+ABC+ABC+ABC74151的输出表达式为的输出表达式为:Y=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3 +A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)ST比较两式比较两式:令令:ST=0A2=A;A1=B;A0=C D0=D2=D3=D5=1 D1=D4=D6=D7=0Y=F解:待实现的函数为:F(A,B,C)=m(083Y=F0CAB1011010001234567012G07MUX74151EN ST=0A2=A;A1=B;A0=C D0=D2=D3=D5=1 D1=D4=D6=D7=0Y=FY=F0CAB100G0MUX74151EN ST=0A284注意：注意：用用MUX实现逻辑函数时，实现逻辑函数时，MUX必须被选通，必须被选通，即即ST=0变量变量和和地址端地址端之间的连接必须正确。之间的连接必须正确。注意：用MUX实现逻辑函数时，MUX必须被选通，变量和地85 例：试用四选一例：试用四选一MUX实现逻辑函数实现逻辑函数F=ABC+ABC+ABC+ABC解：当解：当MUX被选通时，其输出逻辑表达式为：被选通时，其输出逻辑表达式为：Y=(A1A0)D0+(A1A0)D1+(A1A0)D2+(A1A0)D3 比较两式，令比较两式，令A1=A；A0=B；D0=1，D1=0，D2=C，D3=C则则 Y=F注：该题的解法注：该题的解法不唯一不唯一。将函数将函数F写成：写成：F=AB1+AB0+ABC+ABCEN012301G03MUXA0A1STD0D1D2D3Y0BA10CCF 例：试用四选一MUX实现逻辑函数F=ABC+ABC+AB86例：用四选一数据选择器实现逻辑函数：例：用四选一数据选择器实现逻辑函数：F(A,B,C,D)=m(1,2,4,9,10,11,12,14,15)解解:ABCD00011110000111101111 1 1111AB(C+D)=A1A0D3AB(CD+CD)=A1A0D0AB(CD)=A1A0D1AB(C+D)=A1A0D2令数据选择器的地址令数据选择器的地址A1A0=ABD0=CD+CD=CDCDD1=CD=CDD2=C+D=CDD3=C+D=CD例：用四选一数据选择器实现逻辑函数：F(A,B,C,D)=87注：上面采用注：上面采用A、B作为地址变量。实际上，地址变量作为地址变量。实际上，地址变量 的选取是任意的，选不同的变量为地址变量时，的选取是任意的，选不同的变量为地址变量时，数据输入端数据输入端的信号也要随之变化。的信号也要随之变化。EN012301G03MUXA0A1STD0D1D2D3Y0BAF&1CDDDCC电路图：电路图：注：上面采用A、B作为地址变量。实际上，地址变量EN00G882.动态显示电路动态显示电路 七段数码管驱动电路可分为两种，一种称为静态显示，七段数码管驱动电路可分为两种，一种称为静态显示，另一种称为动态显示。另一种称为动态显示。静态显示：每一个数码管由单独的七段显示译码器驱动。静态显示：每一个数码管由单独的七段显示译码器驱动。动态显示：使用数据选择器的分时复用功能，将任意多个动态显示：使用数据选择器的分时复用功能，将任意多个 数码管的显示驱动，由一个七段显示译码器来数码管的显示驱动，由一个七段显示译码器来 完成。完成。2.动态显示电路 七段数码管驱动电路可分为两种，89数字逻辑电路ppt课件第4章 常用组合逻辑功能器件904.4.4数据选择器的数据选择器的VHDL描述描述4选选1数据选择器的数据选择器的VHDL描述描述 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT(i0,i1,i2,i3,a,b:IN STD_LOGIC;q:OUT STD_LOGIC);END mux4;4.4.4数据选择器的VHDL描述4选1数据选择器的VHDL91ARCHITECTURE behavior OF mux4 IS SIGNAL sel:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN sel=b&a;q=i0 WHEN sel=“00”ELSE i1 WHEN sel=“01”ELSE i2 WHEN sel=“10”ELSE i3 WHEN sel=“11”ELSE X;END behavior;ARCHITECTURE behavior OF mux492总线数据选择器的总线数据选择器的VHDL描述描述 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bus_mux4 ISPORT(i0,i1,i2,i3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);a,b:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END bus_mux4;总线数据选择器的VHDL描述 LIBRARY IEEE;93ARCHITECTURE behavior OF bus_mux4 IS SIGNAL sel:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN sel=b&a;q=i0 WHEN sel=“00”ELSE i1 WHEN sel=“01”ELSE i2 WHEN sel=“10”ELSE i3 WHEN sel=“11”ELSE “XXXX”;END behavior;ARCHITECTURE behavior OF bus_944.5 算术运算电路算术运算电路算术运算电路的核心为算术运算电路的核心为加法器加法器.4.5.1 基本加法器基本加法器1.半加器半加器(HA)仅考虑两个一位二进制数相加仅考虑两个一位二进制数相加,而不考虑低位的进位而不考虑低位的进位,称为称为半加半加。ABSCCO半加器逻辑符号半加器逻辑符号4.5 算术运算电路算术运算电路的核心为加法器.4.5.1 95设设:A、B为两个为两个加数加数，S 为为本位本位的的和和，C 为为本位本位向高位的向高位的 进位进位。则半加器的。则半加器的真值表真值表、方程式方程式、逻辑图逻辑图如下所示如下所示A B C S0 0 0 00 1 0 11 0 0 121 1 1 0 真值表真值表S=A BC=AB逻辑方程逻辑方程=1&ABSC 逻辑图逻辑图设:A、B为两个加数，S 为本位的和，C 为本位向高位的A96 2.全加器全加器 在多位数相加时在多位数相加时,除考虑本位的两个加数外除考虑本位的两个加数外,还须考虑还须考虑低低位位向向本位本位的的进位进位.例例:1 1 0 1 加数加数1 1 1 1 加数加数+)1 1 1 1 0 低位向高位的进位低位向高位的进位1 1 1 0 0 和和实际参加一位数相加实际参加一位数相加,必须有三个量必须有三个量,它们是它们是:本位加数本位加数 Ai、Bi；低位向本位的进位低位向本位的进位 Ci1 一位全加器的输出结果为：一位全加器的输出结果为：本位和本位和 Si；本位向高位的进位本位向高位的进位 Ci 2.全加器 在多位数相加时,除考虑本位的两个加数外97全加器电路设计：全加器电路设计：Ai Bi Ci1 Ci Si 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1=Ai Bi Ci1Si=（AiBi+AiBi）Ci1 +（AiBi+AiBi）Ci1=（Ai Bi）Ci1+AiBi Ci=（AiBi+AiBi）Ci1+AiBi由两个半加器实现一个全加器由两个半加器实现一个全加器Ci1Si（Ai Bi）Ci1COAiBiCOAi BiAiBi1CiAiBiSiCiCO全加器逻辑符号全加器逻辑符号Ci1CI全加器电路设计：Ai Bi Ci1 Ci 983.串行进位加法器串行进位加法器 当有多位数相加时当有多位数相加时,可模仿可模仿笔算笔算,用用全加器全加器构成串行进位构成串行进位加法器加法器.A3B3S3C3COCIA2B2S2C2COCIA1B1S1C1COCIA0B0S0C0COCI四位串行进位加法器四位串行进位加法器串行进位加法器特点串行进位加法器特点:结构简单结构简单;运算速度慢运算速度慢.3.串行进位加法器 当有多位数相加时,可模仿笔算,用全994.5.2 高速加法器高速加法器(1)全并行加法器全并行加法器nnnm第第一一级级门门第第二二级级门门COSAB特点特点:速度最快速度最快，电路复杂电路复杂。4.5.2 高速加法器(1)全并行加法器nnnm第第CO100(2)超前进位加法器超前进位加法器设计思想设计思想:由两个加数由两个加数,首先求得各位的进位首先求得各位的进位,然后再经全然后再经全 加器算出结果加器算出结果.全加器的进位表达式全加器的进位表达式:Ci=（AiBi+AiBi）Ci1+AiBi=AiBi+(Ai+Bi)Ci1令令:Gi=AiBi进位产生项进位产生项Pi=(Ai+Bi)进位传送项进位传送项则则:Ci=Gi+PiCi1(2)超前进位加法器设计思想:由两个加数,首先求得各位101若两个三位二进制数相加若两个三位二进制数相加A=A2A1A0 B=B2B1B0则则:C0=G0 ;C1=G1+P1C0=G1+P1G0 ;C2=G2+P2C1=G2+P2G1+P2P1G0 由由Pi、Gi 并经过两级门电路就可求得进位信号并经过两级门电路就可求得进位信号C.实际实际实现中实现中,是将求是将求Gi和和Pi的电路放进全加器中的电路放进全加器中,而将全加器中而将全加器中求进位信号的电路去除求进位信号的电路去除.根据根据Gi、Pi 来求进位信号来求进位信号C 的电路称为的电路称为超前进位电路超前进位电路（CLA）若两个三位二进制数相加A=A2A1A0 102CLA逻辑图：逻辑图：CLA逻辑图：1033位超前进位加法器位超前进位加法器3位超前进位加法器1044.5.3 通用加法器集成电路通用加法器集成电路4.5.3 通用加法器集成电路1054.5.4 加法器应用举例加法器应用举例 1.用用42选选1数据选择器数据选择器74157和和4位全加器位全加器7483，构成，构成4位二进制加位二进制加/减器。减器。在二进制补码系统中，减法功能由加在二进制补码系统中，减法功能由加“减数减数”的补码实现。的补码实现。4.5.4 加法器应用举例 1.用42选1数据选择106S 功能功能0 (P)2+(Q)21 (P)2(Q)2S 功能107关于减法电路探讨关于减法电路探讨1.二进制减法运算二进制减法运算2.N补补=2n N原原 (N原原为为n位位)3.N原原=2n N补补4.N补补=N反反+1AB=AB原原 A(2n B补补)=A+B反反+1 2n (1)(1)式的实现方法式的实现方法:(以以4位数相位数相减为例减为例)A1A2S1COCIA3A4S2B1B2B3B4S3S47483D1D2D3D41V(借位借位 信号信号)1关于减法电路探讨二进制减法运算AB=AB原(1)式的108 借位信号实现减借位信号实现减2n 的功能的功能:当当A+B反反+1 的高位有进位时的高位有进位时,该进位信号和该进位信号和2n 相减使最高位为相减使最高位为0,反之为反之为1。借位信号实现减2n 的功能:当A+B反+1 的高1092.分两种情况讨论分两种情况讨论：(1)AB0 设设 A=0101,B=0001 求补码相加演算过程如下：求补码相加演算过程如下：0101 (A)1110 (B反反)1111 1 (加加1）1112010011130100 (进位反进位反相相)+1 0借借位位运算结果为运算结果为4和实际相同。和实际相同。(2)AB 0 设设 A=0001,B=0101 求补码相加演算过程如下：求补码相加演算过程如下：0001 (A)1010 (B反反)1 (加加1）11001100 (进位反相进位反相)+0 1借借位位运算结果为运算结果为4的补码，的补码，最高位的最高位的1为符号位。为符号位。2.分两种情况讨论：(1)AB1103.由符号决定求补的逻辑图由符号决定求补的逻辑图B3B2B1B0A3A2A1A0S3S2S1S0CI4位加法器位加法器=1=1=1=1D3D2D1D0D3D2D1D00V借位信号借位信号3.由符号决定求补的逻辑图B3B2B1B0A3A2A1A1112.利用利用7483(四位二进制加法器四位二进制加法器)构成构成8421BCD码码加法器加法器.二进制数和二进制数和8421BCD码对照表码对照表十进制数十进制数 二进制数二进制数(和和)8421BCD码码(和和)C4 S4 S3 S2 S1 K4 B8 B4 B2 B1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 2 0 0 0 1 0 0 0 0 1 0 3 0 0 0 1 1 0 0 0 1 1 4 0 0 1 0 0 0 0 1 0 0 5 0 0 1 0 1 0 0 1 0 1 6 0 0 1 1 0 0 0 1 1 0 7 0 0 1 1 1 0 0 1 1 1 8 0 1 0 0 0 0 1 0 0 0 9 0 1 0 0 1 0 1 0 0 1 10 0 1 0 1 0 1 0 0 0 0 11 0 1 0 1 1 1 0 0 0 1 12 0 1 1 0 0 1 0 0 1 0 13 0 1 1 0 1 1 0 0 1 1 14 0 1 1 1 0 1 0 1 0 0 15 0 1 1 1 1 1 0 1 0 1S=S4S3S2S1B=B8B4B2B1K4=C4=0B=SK4=C4=1B=S+0110 有溢出有溢出2.利用7483(四位二进制加法器)构成8421BCD码加112十进制数十进制数 二进制数二进制数(和和)8421BCD码码(和和)C4 S4 S3 S2 S1 K4 B8 B4 B2 B1 16 1 0 0 0 0 1 0 1 1 0 17 1 0 0 0 1 1 0 1 1 1 18 1 0 0 1 0 1 1 0 0 0 19 1 0 0 1 1 1 1 0 0 1K4=C4=1B=S+0110 无溢出无溢出总结上表总结上表,可得可得:K4=1 时时,需进行加需进行加6(0110)校正校正;K4=1 有三种情况有三种情况:a.C4=1(对应十进制数对应十进制数16,17,18,19);b.S4=S3=1(对应十进制数对应十进制数12,13,14,15);c.S4=S2=1(对应十进制数对应十进制数10,11,14,15).所以所以:K4=C4+S4S3+S4S2十进制数 二进制数(和)8113B8COCIB4B2B174830A1A2S4C4CO0CI