EDA VHDL 电子设计自动化技术

四川工商职业技术学院四川工商职业技术学院机电工程系机电工程系四川工商职业技术学院本讲座相关参考书目 潘 松黄继业 编著科学出版社 徐光辉等编著，电子工业出版社出版 王金明等编著，电子工业出版社出版 待出版潘 松 编 著，科学出版社出版四川工商职业技术学院EDA/VHDL讲座主要内容一、EDA、EDA技术及其应用与发展二、硬件描述语言三、FPGA和CPLD四、EDA工具软件五、电子设计竞赛几个实际问题的讨论六、VHDL语言初步七、上机实习指导八、EDA实验开发系统应用介绍九、引脚锁定和优化控制方法介绍十、实验设计演示佛山科学技术学院 丁伟雄 一、EDA、EDA技术及其应用与发展EDA :Electronic Design Automation EDA Protel、PSPISE、EWB、？规范化 标准化 设计效率高 充分利用计算机，远离经验和硬件 硬件描述语言综合器 仿真测试库 适配器 下载器?四川工商职业技术学院与传统电子设计技术和单片机技术相比，与传统电子设计技术和单片机技术相比，EDAEDA技术及电路系统的优越性表现在：技术及电路系统的优越性表现在：1、自主知识产权IP(Intellectual Property）2、开发技术标准化、规范化、IP Core（Intellectual Property）知 识产权核或知识产权模块的可利用性3、自顶向下的设计方案，设计效率高和规模大4、现代电子开发技术的发展方向，全方位仿真、充分利用现代计算机技术7、CPLD的纯硬件加密的可靠性要好得多，5、先进的编程下载技术-isp，和硬件测试技术-JTAG6、对于硬件经验要求不高，仅需集中精力于系统本身功能的实现8、高速性能好9、高可靠性10、可设计成单片系统-SYSTEM ON A CHIP -SOC四川工商职业技术学院二、硬件描述语言 HDL-Hardware Description Language 常用硬件描述语言：1、ABEL-HDL2、AHDL3、VHDL4、Verilog HDL 硬件描述语言与 软件描述语言（C、ASM、PASCAL）间 有许多不同之处 .IEEE标准四川工商职业技术学院三、三、FPGA和和CPLD FPGA-Field Programmable Gate Array CPLD-Complex Programmable Logic Device 四川工商职业技术学院可 编 程 逻 辑 器 件 概 述可编程逻辑器件(PLD)是用来实现定制逻辑功能的、用户可自由配置的数字集成电路(ICs)。可编程逻辑器件可以利用其内部逻辑结构实现任何的布尔表达式或者寄存器功能。相反，象TTL 器件等现有的逻辑集成电路（Ics）只能提供特定的逻辑功能，不能通过修改来满足具体电路的设计要求。现在，PLD制造商已经能够供应集成度和性能比分离元件高，而单位功能成本低于分离元件的可编程器件。可编程逻辑器件 已经成为比分离元件以及类似专用集成电路（ASICs）的全定制或者半定制器件更受欢迎的 产品。四川工商职业技术学院1 1、基于乘积项的结构模块、基于乘积项的结构模块、基于乘积项的结构模块、基于乘积项的结构模块2 2、基于查找表的结构模块、基于查找表的结构模块、基于查找表的结构模块、基于查找表的结构模块 构成可编程逻辑的两种主要方法：四川工商职业技术学院基于乘积项的结构模块基于乘积项的结构模块基于乘积项的结构模块基于乘积项的结构模块可编程的“与”阵列，固定的“或”阵列用于逻辑综合及取“反”的“异或“门容量受乘积项数量的限制输入引线多结构原理与特点：四川工商职业技术学院小规模可编程逻辑器件 早期的PLD:1、PAL:Programmable Array Logic 右图逻辑：O2=!I2&!I1&I0 +I2&I0 +I1&!I0 O1=I2&!I1&!I0 +I1&!I0O0=!I1&!I0 +I2&!I1&!I0PAL结构逻辑功能可变化的硬件结构。四川工商职业技术学院2、GAL：General Array Logic Device最多有8个或项，每个或项最多有32个与项3、EPLDErasable Programmable Logic DevicePAL是由一个可编程的“与”平面和一个固定的“或”平面构成的,或门的输出可以通过触发器有选择地被设置为寄存状态四川工商职业技术学院逻辑宏单元输入/输出口输入口GAL结构时钟信号输入三态控制可编程与阵列固定或阵列四川工商职业技术学院一个N输入查找表(LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、N输入“异或”等。输入多于N个的函数、方程必须分开用几个查找表（LUT）实现输出输出查黑查黑找盒找盒表子表子输入输入1输入输入2输入输入3输入输入4什么是查找表什么是查找表?基于查找表的结构模块基于查找表的结构模块基于查找表的结构模块基于查找表的结构模块 四川工商职业技术学院0000010100000101输入 A 输入 B 输入C 输入D 查找表输出16x1RAM查找表原理查找表原理多路选择器四川工商职业技术学院基于乘积项的基于乘积项的基于乘积项的基于乘积项的 结构模块结构模块结构模块结构模块四川工商职业技术学院LATTICEispLSI1032E内部结构全局布线池通用逻辑块GLBI/O端口输出布线池四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院ALTERA MAX 7000S 系列的特点MAX 7000S 支持系统级集成用于产品制造的系统内可编程特性（ISP）用于产品测试的边缘扫描测试标准（JTAG）相同器件系列的引脚纵向兼容引脚和结构与最初的MAX 7000系列兼容所有MAX 7000S 器件的增强功能6 个输出使能2 个全局时钟可选的集电极开路输出转换速度控制四川工商职业技术学院MAX7000S 系列的内部互连结构Logic Array Block可编程连线阵列四川工商职业技术学院MAX7000S 系列的宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄 存 器旁路并行扩展项通往 I/O模块通往 PIA乘积项选择矩阵来自 I/O引脚全局时钟QDEN来自来自 PIA的的 36个信号个信号快速输入选择快速输入选择2四川工商职业技术学院FPGA与CPLD结构特点Altera的连续式快速通道互连 FastTrack采用分段式互连结构的器件无法得到冗余带来的好处连续式互连连续式互连结构结构分段式互连分段式互连结构结构四川工商职业技术学院基于查找表的基于查找表的基于查找表的基于查找表的 结构模块结构模块结构模块结构模块 四川工商职业技术学院3、FPGA结构特点 连续布线和分段布线的比较分段布线分段布线 性能性能不可预测，不可预测，不可预测，不可预测，并且，设计每重复一次，性能都会改变并且，设计每重复一次，性能都会改变SourceDest#1Dest#2传统 FPGA的分段布线Source Dest#1:(2段连线段连线)第一次布线第一次布线:Source Dest#2:(4段连线段连线)第二次布线第二次布线:四倍的延迟四倍的延迟!四川工商职业技术学院.IOCIOCIOCIOC.ALTERA FLEX 系列结构图.IOCIOC.IOCIOC.IOCIOC.IOCIOC逻辑单元逻辑单元.IOCIOC.IOCIOCIOCIOC.快速通道互连快速通道互连逻辑阵列块逻辑阵列块(LAB)IOCIOC.四川工商职业技术学院连续布线和分段布线的比较连续布线连续布线=每次设计重复的可预测性和高性能每次设计重复的可预测性和高性能连续布线(Altera 基于查找表（LUT）的 FPGA)LABLE四川工商职业技术学院.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA结构图.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式阵列块阵列块四川工商职业技术学院FLEX 系列的逻辑单元数据1Lab 控制 3LE 输出进位链级联链查找表(LUT)清 零 和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab 控制 1CLRNDQ数据2数据3数据4Lab 控制 2Lab 控制 4四川工商职业技术学院FLEX 系列的进位链快速加法器快速加法器,比较器和计数器比较器和计数器DFF进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)S1LE1查找表查找表LUT进位链进位链DFFS2LE2A1B1A2B2进位输出进位输出(到到 LAB中的下一个逻辑单元中的下一个逻辑单元)进位链进位链查找表查找表LUT四川工商职业技术学院FLEX 系列的级联链性能优越性能优越,适合扇入大的逻辑功能适合扇入大的逻辑功能“与与”级联链级联链“或或”级联链级联链LUTLUTIN 3.0IN 4.7LUTIN(4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN(4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址译码速度可达位地址译码速度可达 2.4+0.6x3=4.2 ns四川工商职业技术学院FLEX 10K 系列的EAB什么是EAB（Embbeded Arry Block）?容量为2048 bit的RAM可以配置为存储器或者逻辑函数实现兆功能（Megafunction实现存储器或者特殊的逻辑函数比单个的逻辑单元(LE)更有效LE嵌入式阵列嵌入式阵列逻辑阵列逻辑阵列LELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELEEABEABEABEABEAB四川工商职业技术学院不同10K系列器件中的EAB配置EPF10K10/A36,144EPF10K40816,384EPF10K20612,288EPF10K30/A612,288EPF10K50/V1020,480EPF10K70918,432EPF10K100/A1224,576器器 件件 型型 号号EAB数量数量RAM 容量（容量（Bits）四川工商职业技术学院EAB的大小灵活可变通过组合EAB 可以构成更大的模块不需要额外的逻辑单元，不引入延迟，EAB 可配置为深度达2048的存储器EAB 的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8四川工商职业技术学院FLEX 10K 系列的EAB输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1 数 据 宽 度8,4,2,1地址宽度 8,9,10,11 写使能输入时钟四川工商职业技术学院EAB的使用存储器功能存储器功能用作同步或者异步 RAM单端口或者双端口 FIFORAM 可用来实现动态硬件重配置逻辑功能逻辑功能配置时，EAB是可以预装的 实现一个大的查找表，尤其适用于快速乘法器，状态机和算术逻辑单元等四川工商职业技术学院EAB 可以用来实现乘法器 VS非流水线结构非流水线结构,使用使用35个个 LE,速度为速度为 34 MHz 流水线结构速度为流水线结构速度为100 MHz,EAB8890 MHz用用EAB实现的流水线乘法器操作速度可达实现的流水线乘法器操作速度可达 90 MHz!实例实例:4x4 乘法器乘法器+(6 LE)+(6 LE)+(7 LE)8LELELELELELELELELELELELELELELELE四川工商职业技术学院四川工商职业技术学院FLEX 10KE 系列典型门数量典型门数量逻辑单元逻辑单元数数 量量RAM 规模规模封装形式封装形式供货情况供货情况30,0001,72824,576144-Pin TQFP208-Pin PQFP256-Pin BGA484-Pin BGA1999年上半年年上半年50,0002,88040,960144-Pin TQFP208-Pin PQFP240-Pin PQFP256-Pin BGA484-Pin BGA已经供货已经供货100,0004,9924,99249,15224,576208-Pin PQFP240-Pin PQFP256-Pin BGA356-Pin BGA*484-Pin BGA*1999年上半年年上半年或或1998年年7月月130,0006,65665,536240-Pin PQFP484-Pin BGA672-Pin BGA1999年上半年年上半年250,00012,16081,920672-Pin BGA1999年上半年年上半年200,0009,98498,304600-Pin BGA672-Pin BGA1999年上半年年上半年特特 点点EPF10K30EEPF10K50EEPF10K100EEPF10K100BEPF10K130EEPF10K250EEPF10K200E四川工商职业技术学院FLEX 10KE高性能的解决方案双端口双端口 RAM字长字长16位的位的4Kbit EAB符合符合PCI标准的标准的I/O引脚引脚嵌入式结构的发展嵌入式结构的发展1.0mm FineLine BGA封装电路板面积节省一半电路板面积节省一半成本最低成本最低下一代封装下一代封装基于基于SRAM的的0.25 CMOS工艺工艺五层金属五层金属2.5V内核电压和内核电压和 多电压标准多电压标准MultiVolt 的的I/O引脚引脚兼容兼容5.0V 输入输入先进的工艺技术先进的工艺技术为为为为 PCIPCI标准而设计标准而设计标准而设计标准而设计100100MHz MHz 的系统速度的系统速度的系统速度的系统速度实现实现实现实现150MHz150MHz的的的的FIFOFIFO性能突破：性能突破：性能突破：性能突破：四川工商职业技术学院存储器容量存储器容量(单位单位:Bit)典型可用门典型可用门EPF10K10/AEPF10K20EPF10K30/AEPF10K40EPF10K5/VEPF10K70EPF10K100/AEPF10K130VEPF10K250A四川工商职业技术学院管芯尺寸比较AlteraEPF10K100A相对管芯尺寸：1.00.35 工艺4,992个逻辑单元(LE)12 个EABXilinxXC4062XL相对管芯尺寸：1.910.35 工艺相当于4,608个逻辑单元(LE)*没有EABAlteraEPF10K100E相对管芯尺寸：0.60.25 工艺4,992个逻辑单元(LE)12 个EAB*1个 CLB 相当于 2 两个LE四川工商职业技术学院FLEX高速性能发展 199619971998FLEX 10K-5FLEX 10K-4FLEX 10K-3FLEX 10K-2FLEX 10KA-1更高的系统性能更高的系统性能FLEX 10KE-1四川工商职业技术学院工艺改进促使供电电压降低5.0 V3.3 V2.5 V1.8 V崩溃电压崩溃电压供电电压供电电压四川工商职业技术学院FPGA/CPLD多电压兼容系统内核电压 3.3V、2.5V或 1.8V 接受 2.5V、3.3V 或 者 5.0V 输 入输 出 电 位标准 Vccio四川工商职业技术学院资料来源：美国Altera公司5.0 V3.3 V2.5 V1.8 V初始设计百分比初始设计百分比混合电压系统日趋流行混合电压系统日趋流行FPGA/CPLD不同芯核电压器件流行趋势 四川工商职业技术学院四川工商职业技术学院 如何选用CPLD/FPGA?适于实现复杂的组合逻辑适于实现复杂的状态机适于实现控制量多的逻辑适于实现完全编码的状态机扇入系数大应用举例：存储总线控制器译码逻辑适于实现数据通路功能适于实现寄存器用量大的设计适于实现算术功能：加法器、计数器等适于实现“One Hot”方式编码的状态机应用举例：DSP 功能PCI 接口乘乘 积积 项项 结结 构构/CPLD查查 找找 表表 结结 构构/FPGA四川工商职业技术学院4、FPGA/CPLD生产商 ALTERAFPGA：FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100CPLD：MAX7000/S/A/B系列：EPM7128S MAX9000/A系列FPGA：XC3000系列，XC4000系列，XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30CPLD：XC9500系列：XC95108、XC95256XILINX四川工商职业技术学院LATTICEVANTIS（AMD）ispLSI系列：1K、2K、3K、5K、8K ispLSI1016 、ispLSI2032、ispLSI1032E、ispLSI3256A MACH系列 ispPAC系列：其他PLD公司：ACTEL公司：ACT1/2/3、40MXATMEL公司：ATF1500AS系列、40MXCYPRESS公司QUIKLOGIC公司 CPLDSO MUCH IC！FPGA CPLD四川工商职业技术学院用用于于系系统统集集成成的的嵌嵌入入 式式 PLD 系系 列列 1998 Altera Corporation51M-SL-APEX 20K-04APEX 20KAPEX 20K四川工商职业技术学院四川工商职业技术学院ALTERA EPF10K20TC144四川工商职业技术学院XILINX XC9536PC44四川工商职业技术学院LATTICE ispLSI1048PQ128四川工商职业技术学院ALTERA EP1K30TC144配置ROM座四川工商职业技术学院四川工商职业技术学院ALTERA EPF10K10PC84四川工商职业技术学院ispLSI1032E四川工商职业技术学院XILINX XC95108四川工商职业技术学院XC95108四川工商职业技术学院四川工商职业技术学院EP1K100QC208四川工商职业技术学院EPM7128S四川工商职业技术学院iSPLSI3256A四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院5、FPGA/CPLD下载方式 CPLDFPGASRAMOTPisp-IN-SYSTEM-PROGRAMMERBALE1、直接配置（CONFIGUERING）2、ROM3、模拟ROM四川工商职业技术学院ISP功能提高设计和应用的灵活性n减少对器件的触摸减少对器件的触摸和损伤和损伤n不计较器件的封装不计较器件的封装形式形式n允许一般的存储允许一般的存储n样机制造方便样机制造方便n支持生产和测试流程支持生产和测试流程中的修改中的修改n允许现场硬件升级允许现场硬件升级n迅速方便地提升功能迅速方便地提升功能未编程前先焊接安装未编程前先焊接安装系统内编程系统内编程-ISP在系统现场重编程修改在系统现场重编程修改四川工商职业技术学院ALTERA 的 ByteBlaster（MV）下载接口此接口既可作编程下载口，也可作JTAG接口GW48-CK系统使用专用ASIC实现多供应商器件兼容的通用FPGA/CPLD编程下载电路模块四川工商职业技术学院FLEX 10K系列器件下载连线图 注意，不要忘了将 nCE 引脚接 GND此10针标准接口各引脚功能的定义与GW48-CK上的下载接口完全一致四川工商职业技术学院四、EDA工具软件1、ALTERA：MAX+PLUSII、QUARTUS2、LATTICE：isp EXPERT SYSTEM、isp Synario Starter ispDesignExpert3、XILINX：FOUNDATION4、FPGA Express、Synplify、Leonardo Spectrum.EDA公司：CADENCE、EXEMPLAR、MENTOR GRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、.四川工商职业技术学院五、五、电子设计竞赛中几个电子设计竞赛中几个 实际问题的讨论实际问题的讨论四川工商职业技术学院 FPGA/CPLD的应用在电子设计竞赛中的意义 A/D和D/A器件的选择 如何完成基于实时控制的高速运算 选用什么CPLD/FPGA器件？开发用硬件描述语言的选择 EDA开发工具软件 CPLD/FPGA逻辑规模的确定 通用电路结构 如何提高测控精度 选择串行数码显示电路四川工商职业技术学院状态机状态机四川工商职业技术学院四川工商职业技术学院A AE.D CONTESTC CB B电子设计竞赛3人并行工作LETS STARTNOW!OK!We must win!3人分工明确 EDA工具使 3人工作量基本均衡 每人的设计难度降低，排错容易 工作效率和质量提高 在4天内能更有效地完成任务四川工商职业技术学院扫频信号源主板波形数据EPROM单片机有源晶振波形输出D/A参考电压发生D/A四川工商职业技术学院PC机通信接口功率测试/磁性材料测试主系统板光耦隔离由CPLD控制采样的A/D器件RAM模拟信号输入口有源晶振四川工商职业技术学院CPLD/FPGA适配板插座四川工商职业技术学院可以插不同的适配板插座四川工商职业技术学院已插上适配板四川工商职业技术学院反面四川工商职业技术学院四川工商职业技术学院是什么是VHDL？Very high speed integrated Hardware Description Language(VHDL)是IEEE、工业标准硬件描述语言用语言的方式而非图形等方式描述硬件电路容易修改容易保存特别适合于设计的电路有：复杂组合逻辑电路，如：译码器、编码器、加减法器、多路选择器、地址译码器.状态机等等.四川工商职业技术学院VHDL的功能和标准？的功能和标准？VHDL 描述输入端口输出端口电路的行为和功能VHDL有过两个标准：IEEE Std 1076-1987(called VHDL 1987)IEEE Std 1076-1993(called VHDL 1993)四川工商职业技术学院Altera VHDL Altera Max+Plus II 支持VHDL 1987 and 1993两者版本Max+Plus II 只支持上述两种IEEE standard VHDL语言的可综合子集四川工商职业技术学院关于VHDL超高速集成电路（VHSIC）硬件描述语言IEEE 标准高级的硬件行为描述语言尤其适合描述大的或者复杂的设计可以在文本编辑器中使用“Insert VHDL Template”功能插入VHDL模板四川工商职业技术学院 怎样使VHDL程序变成实用电路VHDL文本编辑器VHDL综合器FPGA/CPLD适配器FPGA/CPLD编程下载器FPGA/CPLD器件和电路系统时序与功能仿真器VHDL仿真器ALTERACadenceExemplarSynopsysSynplicityViewlogic.四川工商职业技术学院VHDL 设计流程：V-S-F-PVHDLEntryUse any Text Editor to input your designSynthesisUse any VHDL Compiler to convertyour language designto Gate level withoptimization in termof Speed/AreaFittingArchitecture SynthesisTo map the logicto Altera Device Architecturee.g.LUT,Carry/Cascade Chain,EAB.(further logic optimization)Perogr.Down LoadConfigure/Programming the Altera Deviceand do on board debugging,prototyping or production四川工商职业技术学院 A、用VHDL设计一个2选1多路通道C、用VHDL设计4位加法器D、用VHDL设计4位计数器E、用VHDL设计7段16进制译码器通过实例学通过实例学VHDLB、用VHDL设计一个D触发器STEP BY STEP，III WIN!F、用VHDL设计状态机 四川工商职业技术学院A、设计一个2选1多路通道程序包实体结构体信号传输符号四川工商职业技术学院 VHDL基本语法小结基本语法小结 1 库和程序包：IEEE库、STD_LOGIC_1164程序包 实体:ENTITY name END ENTITY name;端口信号模式:IN、OUT、INOUT、BUFFER 信号数据类型，和信号传输符号“=”：STD_LOGIC、BIT、INTEGER、BOOLEAN.结构体:ARCHITECTURE name OF entity_name END ARCHITECTURE;文件存盘取名:MUX21.VHD 四川工商职业技术学院B、用VHDL设计一个D触发器ddf1引进内部节点信号进程和敏感信号检测CLK上升沿将数据输出端口顺序语句四川工商职业技术学院比较用4种不同语句的D触发器VHDL程序LIBRARY IEEE;USE IEEE.std_logic_1164.all;ENTITY tdff ISPORT(clk,d:in std_logic;q:out std_logic);END tdff;architecture behaviour OF tdff ISBEGINPROCESSBEGINwait until clk=1;q=d;END PROCESS;END behaviour;Entity test1 isport(clk,d:in bit;q:out bit);end test1;architecture test1_body of test1 isbeginprocess(clk)begin if(clk=1)then q=d;end if;end process;end test1_body;LIBRARY IEEE;USE IEEE.std_logic_1164.all;Entity test1 isport(clk,d:in bit;q:out bit);end test1;architecture test1_body of test1 isbeginprocess(clk,d)begin if rising_edge(clk)then q=d;end if;end process;end test1_body;四川工商职业技术学院 VHDL基本语法小结基本语法小结 2 定义信号 SIGNAL：SIGNAL A1:STD_LOGIC;预定义属性 EVENT：CLKEVENT PROCESS语句结构:顺序语句，行为描述语句 敏感信号表，PROCESS语句特点 IF语句，不完整性IF语句特点 时序电路描述 时钟上升沿测试语句结构:CLKEVENT AND CLK=1 四川工商职业技术学院C、用VHDL设计4位加法器为什么要用这个程序包？注意标准逻辑位矢量的表达方式！并行赋值语句四川工商职业技术学院加数被加数低位进位和溢出进位四川工商职业技术学院8位被加数8位加数进位8位和溢出进位四川工商职业技术学院 VHDL基本语法小结基本语法小结 3 预定义运算符加载函数：STD_LOGIC_UNSIGNED程序包;标准逻辑位矢量数据类型:STD_LOGIC_VECTOR(7 DOWNTO 0)并置操作符：“&”a =1 0 b(1)e(2)IF a d=10100011”THEN 并行赋值语句 总线连接的原理图画法 四川工商职业技术学院D、用VHDL设计4位计数器AB01010101取整数数据类型，为什么？整数取值范围端口信号模式取BUFFER，为什么？注意整数和位的不同表达方式！四川工商职业技术学院 定输出信号数据类型为整数类型：INTEGER，必须定义整数取值范围，RANGE 15 DOWNTO 0 VHDL基本语法小结基本语法小结 4 端口信号模式取缓冲型：BUFFER 整数和位的表达方式：1+5；1；“1011”号加号算术符的适用范围：Q=Q+1;位矢量的表达：INTEGER、STD_LOGIC_VECTER 四川工商职业技术学院修改后的程序运算符加载注意，信号端口模式和数据类型的改变！注意，引进内部信号矢量！四川工商职业技术学院4位锁存器组合电路加1器锁存信号输出反馈四川工商职业技术学院 4位计数器设计小结位计数器设计小结 用两种不同的表达方式描述同一计数器 后一种表达方式更具一般性 计数器由组合电路模块和时序电路模块构成：加1组合电路、锁存器；计数时钟其实是锁存信号 BUFFER并非是一种特殊的硬件端口结构，只是一种功能描述。注意BUFFER与INOUT 不同。四川工商职业技术学院E、用VHDL设计7段16进制译码器用CASE语句完成真值表的功能向7段数码管输出信号，最高位控制小数点四川工商职业技术学院注意，此语句必须加入4位加法计数器7段译码器8位总线输出信号输出四川工商职业技术学院 VHDL基本语法小结基本语法小结 5 定义信号 SIGNAL：SIGNAL A1:STD_LOGIC;预定义属性 EVENT：CLKEVENT PROCESS语句结构:顺序语句，行为描述语句 号敏感信号表，PROCESS语句特点：STD_LOGIC、BIT、INTEGER、BOOLEAN.IF语句，不完整性IF语句特点 时序电路描述 四川工商职业技术学院四川工商职业技术学院 VHDL综合器易于优化 易构成性能良好的时序逻辑模块 结构模式简单、层次分明、易读易懂、易排错 运行模式类似于CPU，易于进行顺序控制 利用同步时序和全局时钟线可实现高速FSM 时高可靠性，非法状态易控制 四川工商职业技术学院由由CPLD/FPGA中中的状态机来控制的状态机来控制AD574的采样操作的采样操作RAM在此适配在此适配板下面板下面高速晶振高速晶振单片机单片机四川工商职业技术学院适配板下的AD574A四川工商职业技术学院RCSTATUSD11.0AD574启动时序20usZ/CS四川工商职业技术学院PROCESSREG时序进程PROCESSCOM组合进程PROCESSLATCH锁存器current_statenext_stateLOCK状态机FSMFPGA/CPLDFPGA/CPLDCLK CS A0 RC K12/8 STATUSD11.0AD574Q11.0模拟信号输入采样数据输出四川工商职业技术学院AD574采样控制状态机对对AD574初始化初始化st0st1st2st3st4st5打开片选，启打开片选，启动动12位转换位转换采样周期采样周期中等待中等待STATUS=1:正在转换！正在转换！STATUS=0:转换结束！转换结束！12位转换数位转换数据输出有效据输出有效由由 LOCK 发发数据锁存信号数据锁存信号关闭关闭AD574返回初始态返回初始态四川工商职业技术学院LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY AD574 IS PORT(D:IN STD_LOGIC_VECTOR(11 DOWNTO 0);CLK,STATUS:IN STD_LOGIC;CS,A0,RC,K12/8:OUT STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);END AD574;ARCHITECTURE behav OF AD574 ISTYPE states IS(st0,st1,st2,st3,st4,st5);SIGNAL current_state,next_state:states;SIGNAL REGL:STD_LOGIC_VECTOR(11 DOWNTO 0);SIGNAL LOCK:STD_LOGIC;BEGIN K12/8 CS=1;A0=0;RC=0;LOCK=0;next_state CS=0;A0=0;RC=0;LOCK=0;next_state CS=0;A0=0;RC=0;LOCK=0;IF(STATUS=1)THEN next_state=st2;ELSE next_state CS=0;A0=0;RC=1;LOCK=0;next_state CS=0;A0=0;RC=1;LOCK=1;next_state CS=1;A0=1;RC=1;LOCK=0;next_state next_state=st0;END CASE;END PROCESS COM;REG：PROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1)THEN current_state=next_state;END IF;END PROCESS REG;LATCH：PROCESS(LOCK)BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL=D;END IF;END PROCESS;Q=REGL;END behav;状态机状态机VHDL源程序源程序四川工商职业技术学院 VHDL基本语法小结基本语法小结 6 状态编码符号化，用户数据类型和子类型定义：TYPE，SUBTYPE定义FSM的现态和次态：current_state,next_state 可设置多个进程：至少含一个主控时序进程和一个主控组合进程 主控时序进程作为FSM的驱动泵；主控组合进程控制FSM的工作顺序 组合进程中使用 CASE 语句 其它辅助进程可以有时序和组合进程 配合FSM主机工作 可以有多个FSM并行工作 对于多个FSM，采用单一时钟同步时序 容易协调控制所有FSM的工作四川工商职业技术学院VHDL程序基本结构四川工商职业技术学院1、用纯原理图方式设计1位全加器2、用纯文本方式设计4位二进制加法计数器3、用纯文本与原理图混合方式 设计译码显示计数器四川工商职业技术学院WHAT A BIGAREA！四川工商职业技术学院四川工商职业技术学院PLD/EDA工具功能发展情况Performance/Features198519881991FIRST GENERATIONDesign MethodsEquationsSchematicsOperating EnvironmentDOSASCII GraphicsSECOND GENERATIONDesign MethodsSchematicsEquationsAHDLOperating EnvironmentDOSDirect GraphicsTHIRD GENERATIONDesign MethodsAHDLVHDL,Verilog HDLOperating EnvironmentWindowsUNIXWindows Graphics四川工商职业技术学院什么是MAX+PLUS II?一个全面集成的 CPLD 开发系统提供与器件结构无关的开发环境支持 所有的所有的 Altera产品(所有器件使用一个库)广泛满足设计需求设计输入综合布局和布线(装入)仿真定时分析器件编程提供广泛的联机帮助支持多种平台(PC机和工作站)支持多种 EDA软件和标准四川工商职业技术学院MAX+PLUS II 能做什么?在一个独立的环境下运行设计输入设计输入设计编译设计编译 验证和编程验证和编程EDIFLPM及其他及其他EDIFVerilogVHDLSDF标准 EDA设计输入:标准的 EDA设计验证方式:CadenceMentor GraphicsLogic ModellingSynopsysViewlogic其他方式CadenceMentor GraphicsOrCADSynopsysViewlogic其他输入方式MAX+PLUS II 编译器图形设计输入文本设计输入(AHDL,VHDL,Verilog HDL)波形设计输入Design Entry分层设计输入版图编辑设计规则检查逻辑综合装入器件多多器件划分自动错误定位定时驱动编译定时仿真功能仿真多器件仿真定时分析器件编程四川工商职业技术学院其他功能与其他 EDA工具良好接口MAX+PLUS IIAltera的门阵的门阵列转换工具包列转换工具包Verilog HDL 和和VHDL 设计文件设计文件标准标准 EDA仿真器仿真器Verilog HDLVHDLEDIFSDF标准标准 EDAHDL文件文件标准标准 EDA原理图原理图EDIFLMFTDFMAX系列系列FLEX系列系列Classic系列系列四川工商职业技术学院工程设计的构成顶层设计编译器可以直接读取某些顶层设计EDIF网表文件VHDL网表文件Xilinx网表文件使用图形编辑器将OrCAD编辑的原理图保存为.gdf文件子设计(下层模块)EDIF格式、VHDL文件、OrCAD原理图和Xilinx文件创建符号或者嵌入文件在图形编辑器里嵌入符号或者在文本编辑器里嵌入文件其他的知识产权文件JEDEC文件、ABEL文件和 PALASM文件转换工具在 Altera公司的ftp服务器上四川工商职业技术学院编译器的输入和输出文件MAX+PLUS II设计文件设计文件(.gdf,.tdf,.vhd)MAX+PLUS II 编译器编译器编译器网表提取模块（包含各种网表的阅读器）功能、定时或链接 SNF提取模块EDIF、VHDL 和Verilog Netlist生成模块数据库生成模块划分模块设计医生逻辑综合模块装入模块装配模块第三方第三方 EDA设计文件设计文件(.edf,.sch,.xnf)功能仿真功能仿真网表文件网表文件(.snf)定时仿真定时仿真网表文件网表文件(.snf)编程文件编程文件(.pof,.sof,.jed)第三方第三方 EDA仿真和定时文件仿真和定时文件(.edo,vo,vho,sdo)映射文件映射文件(.lmf)指定和配置信息指定和配置信息(.acf)四川工商职业技术学院设计输入总结设计文件设计文件支持文件支持文件MAX+PLUS II图形编辑器MAX+PLUS II文本编辑器MAX+PLUS II符号编辑器MAX+PLUS II波形编辑器.gdf.tdf.vhd.sch.edf.xnfMAX+PLUS II第三方第三方 EDA工具工具.sym.inc用户用户.wdf.lmf四川工商职业技术学院MAX+PLUS II 的操作环境工具栏提供常用功能的快速启动状态提示条简要描述被选中的菜单命令和工具栏按钮“MAX+PLUS II”菜单使你访问到MAX+PLUS II的所有功能“Help”菜单为你提供联机帮助工程路径和工程名称四川工商职业技术学院应用系统投产设计说明书编译设计文件综合、适配与优化定时验证，时序仿真器件编程应用系统硬件测试修改设计设计输入MAX+PLUSII设计流程四川工商职业技术学院设计输入多种设计输入方法MAX+PLUS II原理图设计输入文本设计输入使用 VHDL、AHDL等硬件描述语言第三方 EDA 工具EDIF文件利用开发工具FPGA-Express，或SYNPLIFY等生成 OrCAD编辑的原理图，Xilinx公司XNF格式的文件四川工商职业技术学院设计输入文件MAX+PLUS II的图形编辑器MAX+PLUS II的文本编辑器MAX+PLUS II的符号编辑器MAX+PLUS II的版图编辑器顶层文件.gdf顶层设计文件可以是下列格式：.gdf,.tdf,.vhd,.sch,和.edf.wdf.vhd.sch.edf.xnf图形文件波形文件文本文件图形文件文本文件文本文件从其他 EDA工具输入OrCADSynopsys,ViewLogic,Mentor Graphics,等厂商的等厂商的EDIF文件文件XilinxMAX+PLUS II自身产生VHDL/Verilog波形输入波形输入图形输入图形输入.tdf文本文件AHDL四川工商职业技术学院建立一个新工程每个设计都都是一个工程，都必须有一个工程名工程名必须与设计文件名一致（相符）工程名工程路径四川工商职业技术学院PLEASE TAKEA BREAK，AND HAVE A CUP OFCOFFEE！四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院首先建立新目录！为设计工程建立一个新的目录-WORK 库新建目录四川工商职业技术学院打开原理图编辑窗选原理图编辑器四川工商职业技术学院用鼠标双击图面基本逻辑器件库，双击之二输入或门四川工商职业技术学院用键盘打入输入引脚名，并回车同样方法引进输出引脚四川工商职业技术学院四川工商职业技术学院将半加器原理图存盘文件取名为 adderh.gdf四川工商职业技术学院将半加器变成一单一元件，并入库注意，选此目录，可将当前文件变成原理图软件入库！四川工商职业技术学院将当前设计文件设定为工程文件注意，此路径的指示文件始终指向当前的工程文件！四川工商职业技术学院开始编译/综合工程文件-半加器消掉此设置四川工商职业技术学院四川工商职业技术学院为顶层设计文件-全加器的设计 另建一原理图编辑窗四川工商职业技术学院双击此元件打开原理图编辑窗设计全加器原理图存盘！将当前文件设置成工程文件！四川工商职业技术学院编译/综合前选定适配元件消去QUARTUS设置选择适配器件再选择适当的器件，以下假设所选的器件是EPF10K10LC84选择器件系列四川工商职业技术学院编译！四川工商职业技术学院选择波形编辑器仿真测试全加器的逻辑功能建立波形仿真文件输入测试信号四川工商职业技术学院输入测试信号全加器端口信号按此键四川工商职业技术学院设置输入信号电平，启动仿真器启动仿真器四川工商职业技术学院时序仿真逻辑测试正确四川工商职业技术学院怎样利用GW48-CK系统测试我的设计项目呢？在EDA实验系统上测试设计的结果四川工商职业技术学院首先选择测试电路请参阅或四川工商职业技术学院选择电路结构模式5作为全加器的测试电路键3定义为：cin键2定义为：ain键1定义为：bin数码管1显示：sum数码管2显示：cout不妨作如下选择：四川工商职业技术学院输入cin输入ain输入bin按此键选择电路模式NO.5显示sum显示cout这里插上的是10K10目标板四川工商职业技术学院对于10K10器件，确定具体引脚号实验板上若插有10K10，需选此列对于电路模式5，键1对应于10K10的第5脚，可输入bin键2则对应10K10的第6脚，可输入ain，依次类推。四川工商职业技术学院根据电路结构模式NO.5查上表，EPF10K10器件对应：加数 ain:PIO1 -IO1 对应引脚-6被加数 binB:PIO0 -IO0 对应引脚-5加和 sum :PIO8-IO8 对应引脚-17低位进位 cin:PIO2-IO2 对应引脚-7高位溢出位 cout:PIO9-IO9 对应引脚-18四川工商职业技术学院编译后，根据上表进行引脚锁定对选定器件10K10后，按START，先编译一次对然后进行引脚锁定四川工商职业技术学院根据电路模式5锁定器件引脚逐一输入各信号引脚号按此键，确定引脚号四川工商职业技术学院四川工商职业技术学院双击此标号观察适配报告引脚锁定后，进行编译、综合和适配引脚锁定后，进行编译、综合和适配双击此标号启动编程器适配报告用去两个逻辑宏单元四川工商职业技术学院启动编程器并设置下载模式编程窗口被打开接着设置编程方式选Byteblaster（MV）四川工商职业技术学院观察10K10器件内部配置的逻辑单元分布情况打开FloorPlan Editor窗口选Full Srreen窗口选LAB View选Last项全加器使用的两个LE单元四川工商职业技术学院向EPF10K10下载成功！OK！四川工商职业技术学院四川工商职业技术学院输入bin=0输入bin=1输入cin=0输出sum=1cout=0选择模式5四川工商职业技术学院bin=1ain=1cin=0sum=0cout=1，有进位 四川工商职业技术学院bin=1ain=1cin=1sum=1cout=1四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院电源开关和电源插口25芯下载接口模拟信号输入输出口PS/2接口RS232串行接口四川工商职业技术学院25芯编程线与PC机的并行口相接插上电源四川工商职业技术学院将编程下载线与PC机的打印机口相接四川工商职业技术学院适配板目标芯片注意时钟频率选择电路结构模式NO.1编程下载ASIC外部时钟信号选择区接向目标器件的时钟信号CLOCK1通过短路帽，CLOCK0上可选的时钟频率有14种：1Hz-50MHz注意，PCB板面抗高频干扰的细密栅孔铺层！四川工商职业技术学院实验板上时钟信号 CLOKX 对应目标芯片的引脚号CLOK0的时钟信号进入10K10的第2脚四川工商职业技术学院选择电路结构模式no.3电路结构模式选择键目标芯片芯核电压2.5V或1.8V选择帽硬件升级预留座硬件升级预留座目标芯片芯核电压5V或3.3V选择帽控制A/D、D/A输入输出插座A/D测试信号电位器四川工商职业技术学院低压器件下载编程口5V器件下载编程口适配板下的智能控制电路可以将适配板从主板插座上拔下单片机接口控制插座。注意，平时必须将两短路帽都插在左边！VGA接口四川工商职业技术学院四川工商职业技术学院四川工商职业技术学院开始！开始！另建自己的工作目录四川工商职业技术学院使用MAX+PLUSII中的文本编辑器使用文本编辑器，编辑VHDL程序Max+Plus II 提供文本编辑器，使用方法如下鼠标点击FILE和“New”选择文本编辑项四川工商职业技术学院打开文本编辑器，输入VHDL程序，并存盘注意，存盘的文件名必须与程序的实体名一致取名并存盘取名并存盘四川工商职业技术学院文件语法检查、将其变成元件入库，并设其为工程文件注意，此工程路径已经注意，此工程路径已经指向本项设计文件！指向本项设计文件！即已指定即已指定cnt4.vhd为为工程文件，即顶层文件工程文件，即顶层文件四川工商职业技术学院用鼠标选择一个版本编译前，选择VHDL 的IEEE标准版本四川工商职业技术学院语法错误定位缺分号?四川工商职业技术学院改错后准备编译四川工商职业技术学院选定器件，并编译选器件系列：FLEX10K消去勾选EPF10K10LC84-4四川工商职业技术学院仿真选波形编辑器四川工商职业技术学院编辑波形文件按此键，确定观察信号四川工商职业技术学院设定仿真波形参数设定时钟周期设定仿真测试周期四川工商职业技术学院加入时钟信号鼠标单击这里四川工商职业技术学院波形文件存盘，启动波形仿真器启动波形仿真器四川工商职业技术学院按“START”启动仿真四川工商职业技术学院显示仿真结果，启动时序分析器延时9.6ns启动时序分析器四川工商职业技术学院测试最高时钟频率点击这里最高频率125MHz四川工商职业技术学院引脚锁定引脚锁定四川工商职业技术学院选定电路结构图选定电路结构图3计数器的时钟信号由此键输入计数器的计数值由此数码管显示四川工商职业技术学院10K10由结由结构图构图3查表查表确定确定对应对应的芯的芯片引片引脚脚时钟输入第5脚，对应PIO0PIO16-19四川工商职业技术学院查表，EPF10K10器件对应：时钟 clk：PIO0 -IO0 对应引脚-5计数输出 q3.q0:PIO19.PIO16 -IO19.IO16 对应引脚-30、29、28、27四川工商职业技术学院锁定引脚锁定引脚四川工商职业技术学院编译和下载ITS OK!四川工商职业技术学院计数器的时钟信号由此键输入计数器的计数值由此数码管显示选模式3四川工商职业技术学院按键一次计数加1四川工商职业技术学院换一种方式输入时钟信号：四川工商职业技术学院换接自动时钟信号CLOK0第2脚四川工商职业技术学院更换CLK引脚上的外接信号=四川工商职业技术学院计数器的时钟信号由CLOCK0输入：4Hz计数值显示四川工商职业技术学院3、用纯文本与原理图混合方式设计译码显示计数器用纯文本与原理图混合方式设计译码