CMOS元器件及其模型

1第第2 2章章 CMOS元器件及其模型元器件及其模型22.1 CMOS(NMOS/PMOS)CMOS：Complementary Metal-Oxide Semiconductor 互补金属互补金属-氧化物半导体氧化物半导体3 CMOS的基本结构（的基本结构（NMOS）NMOS模拟电路数字电路4 CMOS的基本结构（的基本结构（PMOS）PMOS模拟电路数字电路5 CMOS的特点的特点nGateSource间间无直流电流通路无直流电流通路，功耗低，输入电阻高，功耗低，输入电阻高，这是这是CMOS与与Bipolar的主要区别的主要区别；nNMOS衬底接电路中最低电位衬底接电路中最低电位，通常通常PMOS衬底接电路中衬底接电路中最高电位，保证所有源最高电位，保证所有源/漏极的漏极的pn结反偏结反偏，防止产生衬底，防止产生衬底漏电流；漏电流；nDrain与与Source在物理构造上无区别，完全对称。但为了在物理构造上无区别，完全对称。但为了电路设计上的方便，通常把提供载流子的一端称为电路设计上的方便，通常把提供载流子的一端称为源极源极(Source)，而把收集载流子的一端称为而把收集载流子的一端称为漏极漏极(Drain)。NMOS中连接低电压的端子为源极（载流子为电子中连接低电压的端子为源极（载流子为电子），PMOS中连接高电压的端子为源极（载流子为空穴）。中连接高电压的端子为源极（载流子为空穴）。6 CMOS的基本结构（续）的基本结构（续）NMOS与与PMOS做在同一做在同一P P型衬底上型衬底上(n(n阱工艺阱工艺)：1 1）所有的）所有的NMOS具有同一具有同一p型衬底，接电路中最低电位（接地）型衬底，接电路中最低电位（接地）。2 2）PMOS处于各自独立的处于各自独立的n-well中中，n-well(即即PMOS的衬底的衬底)可接任何正电可接任何正电位。在大多数电路中位。在大多数电路中(例如数字电路例如数字电路)，n-well与最正的电源相连接与最正的电源相连接。3)3)Salicide(硅化物硅化物)用于减小用于减小D、G、S、B区的电阻区的电阻。4)4)在衬底在衬底(B)(B)端端，Salicide与与n+或或p+形成形成欧姆接触欧姆接触，以消除肖特基二极管效，以消除肖特基二极管效应应(金属与轻掺杂的金属与轻掺杂的n或或p型半导体直接接触时产生型半导体直接接触时产生)。7 肖特基二极管的形成原理肖特基二极管的形成原理8 CMOS的详细构造的详细构造FOX(field-oxide)，SiO2，用于电气上隔用于电气上隔离离CMOS器件器件。ContactDrainSourceGate 尽可能用多个尽可能用多个Contact，以减小接触电阻，使电流均匀以减小接触电阻，使电流均匀。另外对防止另外对防止Latch-up也有好处也有好处。为了提高可靠性，为了提高可靠性，多晶硅栅的多晶硅栅的Contact不放置在不放置在栅区域上面栅区域上面。9 沟道阻断注入沟道阻断注入阈值电压很大的寄生阈值电压很大的寄生 NMOS10 CMOS的详细构造（续）的详细构造（续）nCMOS工艺发展方向（摩尔定律）：工艺发展方向（摩尔定律）：按比例逐渐减小按比例逐渐减小Lmin与与tox(toxLmin/50)，其带来的好处是（数字电路）：其带来的好处是（数字电路）：n减小了芯片面积减小了芯片面积n随着随着tox减小，减小，Vth 将减小，可将减小，可提高电路动作速度提高电路动作速度n由于耐压降低，电源电压降低，导致动态功耗减小由于耐压降低，电源电压降低，导致动态功耗减小n在模拟电路中，当工艺确定后，可调整在模拟电路中，当工艺确定后，可调整W/L获得所要求获得所要求特性。特性。11 CMOS的版图设计的版图设计PMOSNMOS12 CMOS的详细构造的详细构造13 CMOS的制造过程的制造过程从轻掺杂的从轻掺杂的p型衬底材料出发型衬底材料出发P-substrate14 CMOS的制造过程的制造过程n阱和阱和p阱的形成，在阱的形成，在n阱中制作阱中制作PMOS，在，在p阱中制作阱中制作NMOSn型注入和扩散型注入和扩散p型注入和扩散型注入和扩散15 CMOS的制造过程的制造过程场氧（场氧（SiO2）注入，以使管子或区域间实现电气隔离）注入，以使管子或区域间实现电气隔离场氧（场氧（SiO2）16 CMOS的制造过程的制造过程 阈值电压调节注入阈值电压调节注入：NMOS和和PMOS管自然生成的阈值电压分别管自然生成的阈值电压分别约为约为0V和和，注入注入p型杂质以提高型杂质以提高NMOS的阈值电压，并降低的阈值电压，并降低PMOS的阈值电压（绝对值）。的阈值电压（绝对值）。注入注入p型杂质型杂质17 CMOS的制造过程的制造过程形成薄的栅氧化层（形成薄的栅氧化层（SiO2）以及多晶硅栅（）以及多晶硅栅（Polysilicon）薄的栅氧化层薄的栅氧化层（SiO2）多晶硅栅多晶硅栅（Polysilicon）18 CMOS的制造过程的制造过程n+和和p+注入，形成注入，形成D，S，B区区氧化物氧化物(SiO2)侧墙，防止后续添加硅化物时引起侧墙，防止后续添加硅化物时引起G-D和和G-S短路短路19 CMOS的制造过程的制造过程在在D，G，S，B上面形成硅化物，以降低连接电阻上面形成硅化物，以降低连接电阻20 CMOS的制造过程的制造过程在在CMOS器件上面制作一层器件上面制作一层SiO2（绝缘层）（绝缘层）21 CMOS的制造过程的制造过程制作第一层金属（铝或铜）以及接触孔（制作第一层金属（铝或铜）以及接触孔（contact）钨插塞钨插塞 22 CMOS的制造过程的制造过程制作第二层金属以及通孔（制作第二层金属以及通孔（via）23 CMOS的制造过程的制造过程钝化层钝化层(留有留有PAD开窗开窗)制作顶层金属（制作顶层金属（Top metal）以及钝化层）以及钝化层24CMOS的动作原理（截止区的动作原理（截止区:Cutoff region）n截止区截止区:Vgs=0Vth and Vds 0 与栅氧化层接触的与栅氧化层接触的p型衬底表面只有耗尽层（型衬底表面只有耗尽层（p衬底衬底表面中的空穴被赶走而留下负离子），表面中的空穴被赶走而留下负离子），无导电沟道形成。无导电沟道形成。由于中间二个反向偏置的由于中间二个反向偏置的pn结的存在，电流结的存在，电流Ids=0。NMOS25CMOS的动作原理（线性区的动作原理（线性区:linear region）n线性区线性区:Vgs Vth and Vds 0。Ids受受Vgs 和和 Vds 的控制的控制。随着随着Vgs 增加，增加，沟道深度变深沟道深度变深，Ids增加。同时增加。同时CMOS管子管子表现出表现出电阻的性质电阻的性质（Ids随随 Vds 线性增加线性增加）。）。（Vgd Vth）26CMOSCMOS的动作原理（饱和区的动作原理（饱和区:Saturation region）n饱和区饱和区:Vgs Vth and Vds (Vgs-Vth)（Vgd (Vgs-Vth)时，时，在靠近漏极端处，栅和氧化层在靠近漏极端处，栅和氧化层硅界面之间的硅界面之间的电势差不足以支持形成反型层，导致导电沟道在靠近漏极一端被夹电势差不足以支持形成反型层，导致导电沟道在靠近漏极一端被夹断断(夹断临界条件夹断临界条件:Vgd=Vth)，并随着，并随着V Vdsds增加逐渐缩小。但在漏极正增加逐渐缩小。但在漏极正电压作用下，电压作用下，电子漂移机能电子漂移机能使电流继续流通。但电流几乎不再随使电流继续流通。但电流几乎不再随V Vdsds增加而增大，基本保持恒定（加在导电沟道两端的电压基本固定在增加而增大，基本保持恒定（加在导电沟道两端的电压基本固定在Vgs-Vth）。电流只受电流只受V Vgs s控制（控制（V Vgs s增大，导电沟道变深）。增大，导电沟道变深）。27 电压电压-电流特性（电流特性（NMOSNMOS）Vds(V)ID(mA)5V4.5V4V3.5V3V2V1.5VV gs=1V线 性 领 域饱 和 领 域20151050123456Vgs(V)Vth28 二级效应二级效应n体效应系数体效应系数(Body effect)(当VSB0)nNMOS:Vth0:当VSB=0时的阈值电压 r:Body-effect constant（典型值1/2）2F:典型值nPMOS:r:Body-effect constant（典型值=-1/2）2F:典型值体效应体效应:随着随着VSB或或VBS的增加的增加,阈值电压阈值电压Vth增大。增大。这是由于这是由于VSB或或VBS的增加导致的增加导致耗尽层变得更宽耗尽层变得更宽。)22(0FFSBththVrVVVSB0)22(0FFBSththVrVVVBS029 产生体效应的物理原因产生体效应的物理原因 VB越来越越来越“负负”时，时，更多的空穴将被吸引到衬底电极更多的空穴将被吸引到衬底电极，而在而在p型衬底的表面留下更多的负电荷（负离子），型衬底的表面留下更多的负电荷（负离子），使耗使耗尽层变宽尽层变宽。由于耗尽层电荷的增加，导致形成反型层的阈由于耗尽层电荷的增加，导致形成反型层的阈值电压升高。值电压升高。30 二级效应二级效应n沟道长度调制效应沟道长度调制效应 在饱和区，随着在饱和区，随着V Vdsds的增加，的增加，导电沟道的实际长度导电沟道的实际长度逐渐减小逐渐减小，Ids相应增大，这一效应称为相应增大，这一效应称为沟道长度调制沟道长度调制效应。管子的效应。管子的L尺寸愈大，沟道长度调制效应愈小。尺寸愈大，沟道长度调制效应愈小。)V1()VV)(LW(2CIds2thgsOXnD=(L/L)/Vds 1/L，L：导电沟道缩小量导电沟道缩小量沟道长度调制系数沟道长度调制系数31 沟道长度调制效应沟道长度调制效应随着栅长随着栅长L L的增加，沟道长度的增加，沟道长度调制效应减轻（调制效应减轻（IDVDS曲线的曲线的斜率变小），但漏极电流相应斜率变小），但漏极电流相应减小，为了保持同样的漏极电减小，为了保持同样的漏极电流必需相应增大栅宽流必需相应增大栅宽W W（即保（即保持管子的宽长比持管子的宽长比W/LW/L不变）。不变）。左图中给出了左图中给出了0.25um CMOS0.25um CMOS工艺工艺条件下条件下随随L L的变化曲线。可以的变化曲线。可以看出，当看出，当L L大于（大于（=2L=2Lminmin）时）时趋于平缓变化。因此，在模拟趋于平缓变化。因此，在模拟CMOSCMOS电路中，通常不使用工艺电路中，通常不使用工艺允许的最小栅长允许的最小栅长L Lminmin，以减小，以减小值值，提高放大器的增益。通常提高放大器的增益。通常取取L=(4L=(48)L8)Lminmin。32 大信号特性（数学模型，非截止区）大信号特性（数学模型，非截止区）n深度线性区n线性区n饱和区dsthgsOXndV)VV(LWCI)VV(2Vthgsds)VV(LWC1IVRthgsOXnDdsonGSDSDVgs2VV)VV(LWCI2dsdsthgsOXnd)V1()VV)(LW(2CIds2thgsOXnDVds(V)Id(mA)线性电阻：33 大信号特性说明大信号特性说明np：空穴的迁移率空穴的迁移率，n：电子的迁移率电子的迁移率，p=(1/21/4)n，NMOS比比PMOS具有较大的电流驱动能具有较大的电流驱动能力（相同尺寸情况下）力（相同尺寸情况下）。n(Vgs-Vth)称为称为过驱动电压或有效电压过驱动电压或有效电压（超过阈值电压超过阈值电压Vth部分的部分的Vgs电压电压）。VeffVgs-VthnCMOS管子在数字电路中工作在截止区或线性区（静态管子在数字电路中工作在截止区或线性区（静态时），而在模拟电路中通常工作在饱和区时），而在模拟电路中通常工作在饱和区。n模拟电路中，工作在线性区的模拟电路中，工作在线性区的CMOS管子使用场合管子使用场合:n模拟电子开关（传输门）模拟电子开关（传输门）n上拉电阻，下拉电阻上拉电阻，下拉电阻n有源电阻（相位补偿等用）有源电阻（相位补偿等用）34 工作在线性区的工作在线性区的CMOS管子使用场合管子使用场合模拟电子开关（传输门）模拟电子开关（传输门）上拉电阻上拉电阻下拉电阻下拉电阻35 CMOS模拟开关（传输门）模拟开关（传输门）|)()(1THPPinPNTHNDDNonVkVkkVVkRNoxnNLWCkPoxpPLWCk 如果适当的调整两个管子的尺寸参数，使得如果适当的调整两个管子的尺寸参数，使得KN=KP，那么，那么CMOS传传输门的导通电阻就与输入电压无关。输门的导通电阻就与输入电压无关。CMOS传输门的导通电阻的变化传输门的导通电阻的变化要比单管模拟开关小的多。要比单管模拟开关小的多。36 CMOS的的小信号模型（饱和区）小信号模型（饱和区）GSDconstVgsdmdsVIgDthgsOXnddsdsIVVLWCIVr1)(2112FsbmsbthdsthgsOXnsbdsVgVVVVVLWCVIg22)(1)(（沟道长度调制效应沟道长度调制效应）（体效应体效应）（Vgs与与Id之间的跨导之间的跨导）37 工作在饱和区的工作在饱和区的g gm m特性特性constVmdsVgsIdg)V1)(VV(LWCdsthgsOXn)V1(ILWC2dsDOXnthgsdVVI2在饱和区：)V1()VV(LWC21Ids2thgsOXndgmVgs-VthW/L不变gmIDW/L不变gmVgs-VthID不变（）（）（）（）（）（）38 CMOS的寄生电容的寄生电容(饱和区饱和区)39 CMOS CMOS的寄生电容的寄生电容(饱和区饱和区)重叠电容沟道电容栅OXOVOXgsCWLWLCC32OXOVgdCWLC0sb0swjswj0sb0 jjsswjsjssswssbsb/V1CC,/V1CCCPC)WLA(CCC0db0 jjdswjdjddswddbdb/V1CCCPCACCC（最大）AS,PS源极的面积和周长（三边）,0pn结的内建电势Csb沟道与衬底间的耗尽层电容Cs-sw侧壁电容（Miller-Capacitor）Ad,Pd漏极的面积和周长（三边）40 C CMOSMOS的寄生电容的寄生电容Cgs与与Cgd随随Vgs的变化曲线的变化曲线在线性区，源极与漏极之间的沟道没有被夹断，源极与漏极通过导通沟道被连接在一起，因此Cgs与与Cgd相等。相等。41 完整的完整的CMOS小信号模型（饱和区）小信号模型（饱和区）GSD42 双极型晶体管双极型晶体管（与与CMOSCMOS工艺兼容的工艺兼容的Bipolar）n标准CMOS工艺实现的双极型晶体管：Vertical Bipolar Transistor,or well transistorRbECBPNP型P+/NW/PSUBRbCEBNPN型N+/PW/NSUBVDDRb series base resistorn阱工艺阱工艺p阱工艺阱工艺43 二极管二极管（Diode）在在ESD保护电路中，采用一对反向偏置的二极管形成保护电路中，采用一对反向偏置的二极管形成保护电路，使内部电路的电压钳位在保护电路，使内部电路的电压钳位在0VDD之间。之间。电阻电阻R起限流（二极管电流）作用。起限流（二极管电流）作用。DB的等效电路的等效电路44 二极管（续）二极管（续）nDA：做在做在p衬底中，必须反向偏置，可用作可变电容器衬底中，必须反向偏置，可用作可变电容器；nDB：做在做在n-well中，正向偏置时有很大的电流从中，正向偏置时有很大的电流从p+流向衬流向衬底底(Bipolar效果效果)，反向偏置时可用作可变电容器，反向偏置时可用作可变电容器；但要注意但要注意:1)n-well 1)n-well与与p衬底之间呈现相当大的电容衬底之间呈现相当大的电容；2)n-well 2)n-well材料的电阻率高材料的电阻率高,在二极管中产生了串联电阻在二极管中产生了串联电阻；n模拟模拟CMOS电路很少使用正向偏置的二极管，而采用双极电路很少使用正向偏置的二极管，而采用双极型晶体管型晶体管(Vertical Bipolar Transistor)实现二极管的功能。实现二极管的功能。用双极型晶体管实现二极管用双极型晶体管实现二极管45 2.4 2.4 电阻电阻电阻的种类：电阻的种类：n多晶硅电阻多晶硅电阻（p+/n+Polysilicon resistor）n阱电阻（阱电阻（n-well resistor）n扩散电阻（扩散电阻（p+/n+diffused resistor）n金属电阻（金属电阻（Metal resistor）46 电阻的特性电阻的特性n方块电阻值方块电阻值R口（sheet resistance）电阻率，t电阻厚度，L电阻长度，W电阻宽度tR口WLRtWLSLRtotal口电流方向电流方向47 电阻的特性电阻的特性nSpice模型模型)1)()(221 TTTTWLRTRCC口 T=T-T0温度变化量；T0：参数抽出时的基准温度（25oC/27oC）；TC1：1次温度系数，TC2：2次温度系数。Spice仿真语句：48 多晶硅电阻多晶硅电阻（Polysilicon resistor）LW金属（铝）配线SiO2 n-wellVDD金属（铝）ViaPolysiliconP-SUBn典型值：典型值：R口口=数十数十数百数百数数Kn为了保证电阻的绝对精度，通常要求电阻宽度为了保证电阻的绝对精度，通常要求电阻宽度W在一定在一定值以上值以上(例如例如W2um)，且总电阻要大于，且总电阻要大于5个方块电阻。个方块电阻。49 多晶硅电阻多晶硅电阻（Polysilicon resistor）nR口口的绝对误差和温度、电压系数（的绝对误差和温度、电压系数（R口口随温度、电压和工艺变随温度、电压和工艺变化）：化）：nR口口的绝对误差小于的绝对误差小于20%，相对误差：百分之几，相对误差：百分之几nR口口的温度系数取决于掺杂类型和浓度，其典型值为的温度系数取决于掺杂类型和浓度，其典型值为:+0.1%/oC（P+掺杂），掺杂），-0.1%/oC（n+掺杂）掺杂）nR口口的电压系数小（电压的一次系数为零）的电压系数小（电压的一次系数为零）nPolysilicon由于重掺杂由于重掺杂P+或或n+杂质，形成多晶硅，降低电阻率杂质，形成多晶硅，降低电阻率（与单晶硅相比）；（与单晶硅相比）；nn-well将电阻与衬底隔离开，以防止衬底噪音通过耦合电容加将电阻与衬底隔离开，以防止衬底噪音通过耦合电容加到电阻中，起到屏蔽作用；到电阻中，起到屏蔽作用；n电阻的版图设计时，避免采用蛇行的拐弯形状，应采用金属连接，电阻的版图设计时，避免采用蛇行的拐弯形状，应采用金属连接，以防止拐弯处的应力影响（局部电阻增大）；以防止拐弯处的应力影响（局部电阻增大）；n特点：电阻值线性度高，对衬底寄生电容小，失配（尺寸误差）特点：电阻值线性度高，对衬底寄生电容小，失配（尺寸误差）相对小。相对小。50 多晶硅电阻的版图设计实例多晶硅电阻的版图设计实例AB金属连接虚拟电阻虚拟电阻51 匹配电阻的版图设计实例匹配电阻的版图设计实例 在电路设计中，有时要求两个电阻的比值（相对值：在电路设计中，有时要求两个电阻的比值（相对值：R1/R2）具）具有很高的精度（例如分压电阻的分压系数），此时在版图设计中就有很高的精度（例如分压电阻的分压系数），此时在版图设计中就要实现两个电阻的高精度匹配。要实现两个电阻的高精度匹配。52 多晶硅电阻特性（续）多晶硅电阻特性（续）nNon-Salicide Resistor (非硅化物电阻非硅化物电阻)模拟模拟CMOS工艺中，为了提高工艺中，为了提高方块电阻的阻值，主要使用方块电阻的阻值，主要使用Non-Salicide Resistor。有选择性地。有选择性地“阻挡阻挡”(SAB:Salicide Block)淀淀积在多晶硅之上的硅化物层，从积在多晶硅之上的硅化物层，从而形成一个与掺杂多晶硅有相同而形成一个与掺杂多晶硅有相同电阻率的区域。但是电阻的两端电阻率的区域。但是电阻的两端采用采用硅化物硅化物，以降低接触电阻。，以降低接触电阻。53 Non-Salicide Resistor（例）（例）Non-Salicide Resistances Min.Typ.Max.Unitn+扩散电阻扩散电阻(W=20um)60 80 100 ohm/sqp+扩散电阻扩散电阻(W=20um)90 140 190 ohm/sqn+Poly(W=20um)80 130 180 ohm/sqp+Poly(W=20um)200 270 340 ohm/sqHR Poly(W/L=20/100)450 550 650 ohm/sqHR Poly(W/L=20/100)893 948 1003 ohm/sqsheet resistance54 Salicide ResistornSalicide Resistor 表面覆盖有硅化物的多晶硅（多晶硅电阻）、覆盖有表面覆盖有硅化物的多晶硅（多晶硅电阻）、覆盖有硅化物的硅化物的p+或或n+有源区（扩散电阻）、有源区（扩散电阻）、n阱（阱（n阱电阻）阱电阻）以及金属层（金属电阻）都可以作为电阻。以及金属层（金属电阻）都可以作为电阻。但由于硅化但由于硅化物的电阻率很低，且精度较差（物的电阻率很低，且精度较差（50%），通常用于要），通常用于要求小电阻的模拟电路。求小电阻的模拟电路。Salicide Resistances：Min.Typ.Max.Unitn+扩散电阻扩散电阻(W=0.24um)2 8 15 ohm/sqP+扩散电阻扩散电阻(W=0.24um)2 8 15 ohm/sqn+Poly电阻电阻(W=0.18um)2 8 15 ohm/sqP+Poly电阻电阻(W=0.18um)2 8 15 ohm/sq55 n-well电阻电阻n电压系数大，绝对精度：百分之几十，相对精度：百分之几；电压系数大，绝对精度：百分之几十，相对精度：百分之几；n方块电阻的阻值较大（典型值数方块电阻的阻值较大（典型值数 K），适合于做精度要求不高），适合于做精度要求不高的大电阻，的大电阻，例如上拉电阻或保护电阻；例如上拉电阻或保护电阻；n与衬底之间有较大的寄生电容（耗尽层电容），并与电压有关。与衬底之间有较大的寄生电容（耗尽层电容），并与电压有关。寄生电容56 扩散电阻扩散电阻u电阻值随工艺而变化，绝对精度：电阻值随工艺而变化，绝对精度：50%，相对精度：百分之几。相对精度：百分之几。u方块电阻的阻值较小（典型值：数方块电阻的阻值较小（典型值：数数十数十）u与衬底之间具有较大的寄生电容（耗尽层电容），并与电压有关与衬底之间具有较大的寄生电容（耗尽层电容），并与电压有关u由于硅材料的导热性能远高于由于硅材料的导热性能远高于SiO2，所以与多晶硅电阻相比，扩散，所以与多晶硅电阻相比，扩散 电阻可以承受更大的瞬态功耗（通常用在电阻可以承受更大的瞬态功耗（通常用在ESD保护电路中）。保护电路中）。寄生电容57 金属电阻金属电阻要注意流过金属电要注意流过金属电阻的最大电流限制阻的最大电流限制58 2.5 2.5 电容电容P-SUB(a)n+多晶硅P-SUB(b)FOX多晶硅1多晶硅2多晶硅扩散层多晶硅多晶硅（2P工艺）oxrtWLC0式中：0为真空的介电常数，r为相对介电常数(对于SiO2，r=3.9)。WL为平行板电容的有效面积，tox为绝缘介质层的的厚度。59 2.5 2.5 电容（续）电容（续）上述传统电容的缺点上述传统电容的缺点：非线性：电容值随外加电压而变化（耗尽层宽度随外非线性：电容值随外加电压而变化（耗尽层宽度随外加电压变化）加电压变化）C=C0(1+1v+2v2+)下极板寄生电容较大下极板寄生电容较大:1020%与与CMOS电容相比，单位面积电容小电容相比，单位面积电容小制作工艺复杂，尤其是与制作工艺复杂，尤其是与CMOS数字电路工艺不兼容数字电路工艺不兼容在现代模拟在现代模拟CMOS工艺中，一般很少使用工艺中，一般很少使用60 金属金属-金属电容（金属电容（MIM Capacitor）在两片金属极板（如下图中电容上极板与在两片金属极板（如下图中电容上极板与Second top metal）之间形成电容，之间形成电容，精度高，耐压高，电容值不受外加电压的影响精度高，耐压高，电容值不受外加电压的影响。另外，由于制作在金属层，不占扩散层面积，另外，由于制作在金属层，不占扩散层面积，可减小芯片面积可减小芯片面积。但单位面积电容小。与但单位面积电容小。与MOS管的管的tox相比，中间的绝缘层相比，中间的绝缘层SiO2的厚的厚度较大，单位面积电容的典型值为度较大，单位面积电容的典型值为 fF/um2。另外制造时需要多加。另外制造时需要多加一层一层MASK用于制作电容上极板用于制作电容上极板(option)。C61 CMOS电容电容（gate capacitor）1)1)当电压为负电压（积累区）或当电压超过当电压为负电压（积累区）或当电压超过Vth时，等效电容为栅氧化层电容时，等效电容为栅氧化层电容Cox*W*L，而在电压等于，而在电压等于0 0的附近，电容值较小的附近，电容值较小(由于没有导电沟道存在由于没有导电沟道存在,等效电等效电容为容为栅栅氧化层电容氧化层电容Cox和耗尽区电容和耗尽区电容Cdep的串联值的串联值)。2)2)由于由于CMOS工艺中栅氧化层通常是最薄的，因此工艺中栅氧化层通常是最薄的，因此MOS电容的单位面积电容电容的单位面积电容值非常大值非常大(对于对于，Cox=2)，如果需要大的电容值，可有效节省面积。，如果需要大的电容值，可有效节省面积。3)3)增强型增强型MOS的缺点：等效电容的缺点：等效电容值的大小值的大小与偏置电压与偏置电压VC有关（有关（耗尽区耗尽区电容的电容的影响），呈现出非线性。可将影响），呈现出非线性。可将NMOS与与PMOS并联起来使用。并联起来使用。(1)NMOS(Vgs0)(2)PMOS(Vgs0)在积累区，衬底中的多数载流子被吸引到栅在积累区，衬底中的多数载流子被吸引到栅氧化层下面，形成栅氧化层电容氧化层下面，形成栅氧化层电容Cox*W*L。62 CMOS电容电容（两端悬浮）（两端悬浮）对于两端悬浮的对于两端悬浮的NMOS和和PMOS电容，由于衬底分别接地和接电容，由于衬底分别接地和接电源电源VDD，无法工作在无法工作在“积累区积累区”。另外，由于。另外，由于VSB0，存在体，存在体效应，导致阈值电压效应，导致阈值电压Vth增大，电容与电压的关系曲线向右平移。增大，电容与电压的关系曲线向右平移。63 CMOS电容（两种电容的比较）电容（两种电容的比较）由于衬底接地，无积累区64 CMOS电容电容(由耗尽型由耗尽型CMOS实现的电容实现的电容)0VCC近似为常数由耗尽型由耗尽型CMOS实现的电容实现的电容 由耗尽型由耗尽型CMOS实现的电容近似为常数实现的电容近似为常数(耗尽型耗尽型CMOS预设有导电沟道预设有导电沟道)65 低压低压/中压中压/高压混合电压工艺高压混合电压工艺(+5V)V)(-16VVB+16V)(+16V)(+16V)(0V)(0V)(0V)(+5V)V)(0V)衬底电压小于衬底电压小于+15V即可即可2.5V/5V/16V HV CMOS Process使用使用ISO_HVNMOS66 低压低压/中压中压/高压混合电压工艺高压混合电压工艺(+5V)V)(+16V)(-16V)(0V)(0V)(+5V)V)(-16V)不使用不使用ISO_HVNMOS2.5V/5V/16V HV CMOS Process67Latch-up（高压高压/大电流、相邻的大电流、相邻的NMOS与与PMOS管子之间）管子之间）I1V(Rsub)I2 V(Rwell)正反馈(回路增益大于1)某种瞬间扰动信号一对相邻的一对相邻的NMOS与与PMOS之间形成的寄生之间形成的寄生 Bipolar:QN:横向NPN BipolarQP:纵向PNP Bipolar由于正反馈，导致两个晶体管完全导通，从VDD抽取很大的电流。此时称该电路被闩锁。68 Latch-up对策对策n减小减小Rsub和和Rwell，可增加可增加P-substrate和和N-well的的contacts数数目，以减小接触电阻。目，以减小接触电阻。n增大增大NMOS与与PMOS管子之间的距离，使寄生横向管子之间的距离，使寄生横向NPN Bipolar的基区长度增大，以减小其的基区长度增大，以减小其值值。n对于高电压、大电流的管子，必须给每个管子周围加对于高电压、大电流的管子，必须给每个管子周围加Guard ring（对于对于NMOS，其其Guard ring接接P-sub，而对于而对于PMOS其其Guard ring接接N-well），以减小以减小Rsub和和Rwell。这里这里的的 Guard ring同时兼作管子的同时兼作管子的Pick-up。由于由于Guard ring将将整个管子包围起来并连接于固定电位，使得整个管子包围起来并连接于固定电位，使得P-substrate和和N-well的电阻的电阻Rsub和和Rwell几乎接近于零。几乎接近于零。n低压与高压电路之间需加入低压与高压电路之间需加入Guard ring。nI/O及及ESD电路与内部电路之间，必须加入电路与内部电路之间，必须加入Guard ring。69高压、大电流高压、大电流CMOS管子的管子的Latch-up对策对策Guardring70高压、大电流高压、大电流CMOS管子的管子的Latch-up对策对策Guardring71 第第2 2章上机实习内容章上机实习内容n用Hspice仿真NMOS与PMOS的直流特性 Process:TSMC 0.35um,LV MOS(nch 特性:IdVgs(Vds=cont),IdVds(Vgs=cont)n用Hspice仿真由MOS器件实现的电容DBGSProcess:TSMC 0.35um,HV MOS(nch_hvs)L=5um,W=10um,m=5特性:CVc曲线(Vc=-10v+10v)72 用用Hspice仿真仿真NMOS与与PMOS的直流特性的直流特性*Hspice netlist for NMOS,Vbs=0V sweep Vds*Vds 1 0 Vgs 2 0 Vbs 3 0 0 .dc Vds 0 3.5 0.1 Vgs.option acct post nomod wl scale=1.0e-6.Temp 25 .param ll=0.35 ww=5.lib /model.lib TT mn 1 2 0 3 nch l=ll w=ww.print dc I1(mn).alter.param ll=0.35 ww=10.alter.param ll=0.35 ww=15.alter.param ll=0.35 ww=20.endDBGSVgsVdsIds73 用用Hspice仿真由仿真由MOS器件实现的电容器件实现的电容.options DCCAPVVCH VCH gnd 0VVCS gnd 0 0.plot CG-TOT_N=LX18(md0)md0 gnd VCH gnd gnd nch w=10u l=5u m=5.