计算机组成原理06年期末考试题(无答案)

计算机组成原理期末考试试题06级计算机系五个班李国桢，任江涛，万海一、 填空题（每小题1分，共10分）1. 计算机系统是一个由 和 。组成的多级层次结构。2. 浮点数的尾数为0，不管其阶码为何值，机器都把该浮点数当作 处理。3. 浮点补码二进制加减运算左规操作的步骤是：尾数 移一位，阶码 ，直至尾数部分出现 为止。4. 设机器字长为8位，-1的补码在整数定点机中表示为 ，在小数定点机中表示为 。5. 由容量为C的Cache和容量为M的主存储器构成的存储系统的总容量为 。6 算术左移时最低位 ；逻辑左移时最低位 。 7. 某DRAM芯片的容量为512K8位，该芯片的地址线和数据线的总数是 条。 8. 在程序查询、程序中断以及DMA三种工作方式中，优先级别最高的是 。9. 光驱以倍作为基本数据传输率的单位，1倍 。10.CPU响应中断时要保护现场，包括对程序计数器和寄存器的保护，前者是通过 实现，后者可通过 实现。二、 选择题（每小题1分，共10分）1. 按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是（ ）。A. 全串行运算的乘法器 B. 全并行运算的乘法器C. 串-并行运算的乘法器 D. 并-串行运算的乘法器2. 某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是（ ）。A04MB B. 02MB C. 02M D. 01MB3. 主存中的块可以放入Cache中的惟一位置，这种高速缓存是（ ）。A全相联 B. 组相联 C. 段相联 D. 直接相联4. 单地址指令为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个数需采用（ ）方式。A. 堆栈寻址 B. 立即寻址 C. 隐含寻址 D. 间接寻址5以下四种类型的指令中，执行时间最长的是（ ）。ARR型指令 B. RS型指令 C. 程序控制指令 D. SS型指令6. 若一个8位组成的字符至少需要10位来传送，这是（ ）传送方式。A同步 B. 异步 C. 并联 D. 混合7. I/O采用统一编址时，进行输入输出操作的指令是（ ）。 A. 控制指令 B. 访存指令 C. 输入输出指令 D. 其他指令8. CPU响应中断的时间是（ ）A中断源提出请求 B. 取指周期结束 C. 执行周期结束9. CRT的颜色素为256色，则刷新存储器每个单元的字长是（ ）。A256位 B. 16位 C. 8位 D. 7位10. 由于CPU内部操作的速度较快，而CPU访问一次存储器的时间较长，因此机器周期通常由（ ）来确定。 A. 指令周期 B. 存储周期 C.间址周期 D. 总线周期三、判断题（正确的打；错误的打。每小题1分，共10分）1 通常把各寄存器与运算器之间传送信息的通路称为数据通路。（ ）2 已知x移和y移，可以直接导出x移y移xy移。（ ）3 算术右移保持最高位不变，而逻辑右移则最高位补0。（ ）4 在控制器的信号中，相斥的信号是可以同时出现的信号（ ）5 在串行定点补码乘法器中，被乘数的符号和乘数的符号都参加运算（ ）。6 控制存储器用来存放实现指令系统的所有数据和程序。（ ）7 设置中断屏蔽位是为了由操作系统来动态改变中断响应的优先级。（ ）8 水平型微指令可以在一条微指令中定义并执行多个并行操作的微命令。（ ）9 异步传输和同步传输都是以数据块为传输单位。（ ）10三总线结构指的是由地址总线、数据总线和控制总线组成的计算机（ ）。四、计算或回答下列问题（每小题10分，共70分）1. 已知2X补1.0101001，1/2Y 补1.01011000，（1）用变形补码计算：X 补Y 补，判断结果有无溢出。（2）画出实现补码定点加减法（具有溢出判断）的硬件结构图。2. 有一个具有14位地址和8位字长的存储器，问：（1）该存储器能存储多少字节的信息？（2）如果存储器由1K 4位SRAM芯片组成，需要多少片？（3）需要地址多少位作芯片选择？3CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，已知cache存取周期为50ns，主存为250ns，求cache / 主存系统的效率和平均访问时间。4. 一台处理机具有如下指令字格式：其中X指定寻址模式，寄存器长度为16位，主存最大容量为256K字。(1) 假设不用通用寄存器也能直接访问到主存的每一个操作数，请问地址码字段应分配多少位？(2)假设X=11时，指定的那个通用寄存器用作基值寄存器，请提出一个硬件设计方案，使得被指定的通用寄存器能访问1M主存空间的每一个单元。 5指令流水线有取指（IF）、译码（ID）、执行（EX）、访存（MEM）写回（WB）五个过程段，共有12条指令连续输入此流水线。（1）画出流水线时空图，假设时钟周期100ns；（2）求流水线的实际吞吐率（单位时间里执行完毕的指令数）；（3）求流水处理器的加速比。6.在一个8级中断的系统中，硬件中断响应从高到低的优先顺序是12345678，设置中断屏蔽寄存器后，中断响应的优先顺序变成13572468。如果CPU在执行一个应用程序时有5、6、7、8级的4个中断同时到达，CPU在按优先顺序处理到第3个中断请求的过程中又有一个3级中断请求到达CPU。试设计各级中断处理程序的中断屏蔽位，并画出CPU响应这些中断的顺序示意图。7已知某机采用微程序控制方式，其控制存储器容量为51248（位），微程序可在整个控制存储器中实现转移，可控制微程序转移的条件共4个，微指令采用水平型格式，后继微指令地址采用断定格式，（1）试设计微指令的具体格式；（2）指出微指令中的各个字段分别应是多少位？（3）画出对应这种微指令格式的微程序控制器逻辑框图