两级开环比较器的设计

初级比较器设计 一前言本文主要包括：（1）分析说明比较器工作原理；（2）比较器的设计计算方法；（3）比较器的HSPICE模拟；（4）比较器物理版图设计实现；（5）设计文件列表说明。二比较器的原理简述比较器的电路符号如右图所示,它的功能是比较输入端的信号差异，输出以之对应的数值上离散的两种信号之一，当Vin+Vin-时，比较器输出为高电平（Voh）；当Vin+Vin-时，比较器输出为低电平(Vol)；比较器广泛用于模拟电路和数字电路的接口部分即连续和离散的交接部分。1比较器静态特性(1)理想比较器模型理想比较器的电路模型如下图所示：它的传输曲线如下图所示：传输曲线可以用数学函数表示如下：，(2)有限增益比较器模型有限增益比较器的电路模型如下图所示：它的传输曲线如下图所示：传输曲线可以用数学函数表示如下：，为一个有限值（3）包含输入失调电压的比较器包含输入失调电压比较器电路模型如下图所示：它的传输曲线如下图所示：其中的Vos为输入失调电压，它被定义为：实际比较器输出电压为零时，输入端所加的电压，它是比较器的一个重要参数，跟比较器的精度有密切的关系，而且它的温漂很难补偿。（4）比较器其他的静态特性差分输入电阻和电容，输出电阻，共模输入电阻，共模输入电压范围，还有和过度区特性相关联的噪声。这些和运放很相似，可以同样建模。2单极点简单比较器动态特性比较器动态特性中的重要特性之一为传输时延，定义比较器的时延为：比较器的输入激励和输出转换之间的时延，如下图所示：（1）小信号时延假设比较器的最小输入电压差为比较器的精度，定义比较器的最小输入电压为：，其中为比较器的低频增益。假设我们分析的比较器为最简单的单极点模型，它的s域增益表示如下：那么，我们下面就可以分析比较器的时延：根据时延的定义和，进行拉普拉斯逆变换，得到输入为阶跃信号的时域响应如下式：同理可以得到更为普遍的结果：当输入激励信号为阶跃信号，相应得输出响应时延为：，显然在线性响应的情况下，增大k可以有效的减小时延tp。对应的关系可以表示如下图：（2）大信号时延 大信号情况下，如果对电容的充放电决定了电路的响应时间，则出现摆率限制的情形，这时的传输时延为：，出现摆率限制时，一般有：，因此，在摆率响应的情况下，增大对电容的充/放电电流可以减小比较器的时延。三比较器的设计比较器的传输时延始终是我们关注的一个重点指标，以下侧重分析时延的限制因素和设计时常常引用的公式。1两级开环比较器的线性响应设计NMOS输入管两极开环比较器的电路拓扑结构如下图所示：（1）考察输出电压的两个极限：当M6管处于饱和区与线性区的临界点时：显然，（2）两级比较器的特性A部分第一级简单CMOS OTA特性由以上的电路原理图可以得到第一级简单COMS OTA的小信号等效电路如下图所示：其中：4节点对地电阻,4节点对地电容Cn4,5节点对地电阻5节点对地电容Cn5，5节点和4节点间的电容Cn54,根据基尔霍夫电压环路（KVL）和电流节点（KCL）定理,可以得到该小信号等效电路的方程组并解得：（由于密勒效应的作用可以忽略），其中，为低频增益，由于求的过程比较繁琐，这里仅仅说明一下如何求解（求解同理），求解低频增益时可以认为小信号等效电路中的所有电容为0，于是可以得到如下的方程组：-由以下B部分的分析可以知道：第一级简单CMOS OTA可以等效成一个对差模信号跨导为Gm的放大管，而其中的电容对总的极点没有影响，如下图所示：Vid为输入差模信号。令，则第一级简单CMOS OTA的跨导为：B部分第一、二级联合整体电路特性根据NMOS输入两级比较器电路图可知：由于输入信号的内阻一般很小，所以输入节点 1和节点2的时间常数很小不可能形成主极点；节点3为共模信号相关而与差模信号无关；M3二极管连接方式决定了节点4的时间常数很小也不可能形成主极点；最有可能形成主极点的地方为节点5和节点6，即第一级的节点电容对整体电路的特性没有决定作用，利用A部分的分析结果可以得到整体电路的小信号等效电路如下图所示：5节点对地电阻,5节点对地电容Cn5,6节点对地电阻6节点对地电容Cn6，6节点和5节点间的电容Cc(针对比较器电路，采用开环模式，通常使Cc最小化，以得到最大的带宽和较快的响应)。根据基尔霍夫电压环路（KVL）和电流节点（KCL）定理,可以得到该小信号等效电路的方程组并解得：M为密勒因子，（3）估算时延为了计算的方便，可以采用节点时间常数近似方法估算，它的另一种表示方式如下：其中：低频增益，为第一级输出极点5的电容，为为第二级输出节点6的电容。假设输入激励信号为Vin,那么在S域的电路响应为：Vo(s)= Vin(s)，对它进行拉普拉斯逆变换可以得到时域的响应为：，其中，根据这个时域响应可以估算比较器的线性响应传输时延，为了计算方便，对该式进行级数展开得 ：，其中，再进一步简化得：令，解得：，（），这就是估算线性线性响应传输时延的关系式。 附带说明一下如何选择摆率受限或线性响应受限来估算比较器的传输时延：为了比较线性响应受限和摆率受限，我们对进行归1化处理得：，对上式进行两次求导并令其等于0可以得到归一化响应的最大斜率为：-（3.1-1）而两级开环比较器的输出摆率为：-（3.1-2）-(3.1-3)比较（3.1-1）、(3.1-2)和（3.1-3），当且摆率比（3.1-1）小时，则应采用摆率来估算比较器电路的时延。需要特别强调的是：如果是线性响应受限则极点的位置十分重要，如果是摆率受限则对电容的充放电的能力变得更为重要。（4）设计常用公式：为设计方便，现将常用的设计公式及步骤总结如下：， 计算出C1，如果计算出的C1大于在第三步中假设的C1，则必须加大C1且重复36的步骤，直道计算出来的C1小于假设的C1为止。，如果小于100mV则增大2两级开环比较器的摆率响应设计（1）设计中用到的分析方法设计中的分析法方法法和“1”部分讲解的类同，重点要理解电路的小信号等效电路，并利用根据基尔霍夫电压环路（KVL）和电流节点（KCL）定理来求解，并进行设计计算。（2）时延的估算在大多数的情况下，两级开环比较器会被驱动到摆率受限，此时，传输时延由下式计算：，其中：Ci为第i级的对地电容，由该式可以得到第i级的传输时延为：，总的传输时延为。（2）设计常用公式为设计方便，现将常用的设计公式及步骤总结如下：，假设一个C1值并在以后检查， 计算出C1，如果计算出的C1大于在第三步中假设的C1，则必须加大C1且重复36的步骤，直道计算出来的C1小于假设的C1为止。，如果小于100mV则增大3复合比较器（前置线性放大级锁存再生级）设计在参考材料中的复合比较器的电路拓扑结构如下图所示：为了设计计算电路的参数，必须首先要分析电路的特性，以下部分析该电路的主要特性：上图复合比较器是钟控动态比较器，电路结构上由两级组成：前级是前置线性放大器，后级是再生锁存器。前置线性放大器由MB、M1、M2、M3和M4构成，再生锁存器M7、M8、M9和M10构成，而其他的M5、M6和M11是动态时钟控制开关管。为了保证最小的传输时延，它的设计思想在于：强调前级的大带宽和后级的高摆率，前级按负指数响应把输入信号放大到一定的值Vx，接着锁存器按照正指数响应把这信号Vx进一步放大，这样可以使整体的传输延迟最小化。可以用如图阶跃响应所示：(1)所存器级传输时延的设计计算锁存器级的核心电路结构如下图所示：它的小信号等效电路如下图所示：R1：节点1对地电阻；R2：节点2对地电阻；C1：节点1对地电容；C2：节点2对地电容；Vo1/s：是vo1的初值，且为阶跃信号；Vo2/s：是vo2的初值，且为阶跃信号；由小信号等效电路可以得到节点方程组如下：其中：假设MOS管采用对称设计使他们的跨导相等，令：，则可以解得：，其中：求上式的拉普拉斯逆变换的时域响应为：，即：其中：要求锁存器级的传输时延，可以令：,解得传输时延为：，显然要改善传输时延应该从和两方面着手解决。特别是选择足够大的可以使传输时延明显地减小。 (2)前置线性放大级传输时延的设计计算前置线性放大级核心电路结构如下图所示：为分析前置级电路，先假设M7和M8管不起作用，则这电路变成了简单CMOS OTA电路，它的性能在前面已经分析过了，不过要注意这里的M3 和M4 管应该是处于线性区而不是饱和区，因为时钟信号点位接近Vdd，具体结果可以参考前面的分析；但是，M7和M8 实际上是可能流过电流，那么这个电路就变得复杂，有待于进一步的分析，不过分析的主体思想为：考察MOS晶体管的工作状态；画出电路的小信号等效电路；由基尔霍夫定理电路方程组求解。四实际设计比较器HSPICE模拟以上设计计算的电路参数，只是个估算值，一般都要调整，这时我们可以利用HSPICE来模拟，一方面，可以检验电路的功能是否正确，另一方面，由模拟的结果反过来调整电路的参数。直到得到满意的性能指标为止。1实际采用的两级开环比较器的电路原理图及相关说明（附带文件：）2HSPICE的网表文件（附带文件：com_hspice_netlist.sp）根据1中比较器电路拓扑结构可以编写以下的网表文件如下：*comparator*netlist*mp1 ibias ibias vdd vdd pmos l=2.5u w=25ump2 1 ibias vdd vdd pmos l=2.5u w=25ump3 out2 ibias vdd vdd pmos l=2.5u w=25ump4 2 in1 1 1 pmos l=2.5u w=12.5ump5 out1 in2 1 1 pmos l=2.5u w=12.5umn1 2 2 gnd gnd nmos l=2.5u w=40umn2 out1 2 gnd gnd nmos l=2.5u w=40umn3 out2 out1 gnd gnd nmos l=2.5u w=80u*end_netlist*library*.include C:synopsysHspice2004.09hspice netlisthua05.sp *end_library*VDD vdd gnd DC 5IB ibias gnd DC 30u.OPvin1 in1 gnd pulse(2.4v 2.6v 0n 0n 0n 100n 200n ) vin2 in2 gnd dc 2.5.tran 1n 400n.probe.end3HSPICE的模拟结果（附带文件：com_hspice_wave.bmp）tpftpr红色曲线：in2端输入信号黄色曲线：in1端输入信号橙色曲线：out2端输出信号由此波形图可以看出：上升时延大约为：60ns,下降时延大约为40ns,总的时延平均为50ns.虽然，性能不是很理想，但功能是基本实现了；可以进一步优化。4参数确定最终确定的参数为：PMOS：NMOS：Ibias=30uA五比较器的物理版图设计1编辑比较器的原理图（附带文件为com_sch.png）利用IC工具软件可以编辑比较器的原理图如下：2据编辑比较器的版图（附带文件：com_layout.png和com.gds）(1)总的比较器版图几何结构如下图所示左上：MP4和MP5右上：MP1、MP2 和MP3左下：MN1和MN2右下：MN3(2)总体布局规划一方面，从电路的电气可靠性考虑，把输入差分放大管MP4和MP5和输出的MN3布局成对角线方位，可以减少输出对输入的干扰；另一方面，从电路的几何面积考虑，把MP1、MP2 和MP3分别拆成两条长为12.5um的栅，把MN1和MN2分别拆成两条长为20um的栅，把MN3拆成4条长为20um的栅，并按上图布局可以使整个版图紧凑面积最小。(3)MOS晶体管的匹配由于MP4和MP5的宽长比不是很大，没有拆分，所以把他们平行并排对称布图匹配；MP1、MP2 和MP3分别拆成两条长为12.5um的栅，并把MP1排在中间，MP2 和MP3分别排在它的两侧；MN1和MN2分别拆成两条长为20um的栅，并按共质心方式布图匹配。(4)大尺寸MOS晶体管的处理MN3的宽长比高达80/2.5，把它拆分成4条长为20um的栅，单管版图几乎正方形。(5)在DRC检查 由于事先较为详细的理解了中微晶圆电子有限公司”的0.5uM SPTM COMS PROCESS DESIGN RULES内容，布图过程程中，尽可能根据它来取相应部分的尺寸，因此布图过程中没有太多的DRC错误。但是这里必须提到一个失误，由于疏忽，误以为contact到poly栅的间距大于0.7，并且以此为准先画源和漏区金属时都没有打contact,等到最后打contact并做DRC检查时，此问题暴露了，最后由于时间太紧，只好修改的divaDRC.rule文件，强行把这约束改为0.7，结果DRC检查没有错误。可是，如果流片这是万万不可的，因为工艺决定了DRC的约束，这里讲述的这种做法也是不允许的，只是时间太紧了（版图我画到凌晨4：38）才如此操作，不过正确的方法因该是：把contact到poly栅的间距调大到0.8。通过这问题，我也吸取教训：不可以最后打contact否则易出错；还是得认真。3整体DRC检查及其结果（附带文件：drcout.sum）DRC最后检查结果如drcout.sum文件所述如下图所示：DRC错误列表空，可见没有DRC错误。4LVS检查及其结果(附带文件：lvsout.lvs)LVS检查结果如lvsout.lvs文件所述，如下图所示：由此可见LVS检查通过。5该版图设计的不足：(1)MN2管的两个栅之间打了一个contact,不利于和MN1管匹配。如下图所示：Contact(2)用poly来连接多晶硅栅如下图所示，最好用金属以减小寄生电阻。poly(3)三个偏置管由于栅条有限难以匹配6最后输出版图文件（附带文件：com.gds）六文件列表说明所有的文件在report+gds文件夹中(1)HSPICE网表文件：com_hspice_netlist.sp(2)HSPICE输出波形图：com_hspice_wave.bmp(3)IC51编辑的原理图（屏幕硬拷贝）：com_sch.png(4)IC51编辑的版图（屏幕硬拷贝）：com_layout.png(5)DRC检查结果文件：drcout.sum(6) LVS检查结果文件：lvsout.lvs(7)GDSII版图文件：com.gds