微机原理与应用课件第二章.ppt

1 第二章 8086系统结构 2.3 8088/8086的存储器组织 2.4 8086的系统配置及引脚功能 2.5 8086CPU时序 2.1 概述 2.2 8086CPU结构 2 第二章 8086系统结构 2.1.1 CPU的主要性能指标 CPU的主要性能指标有数据宽度 (或称字长 )、寻址能力、 工作频率 (或主时钟频率 )、体系结构、指令系统等。 一、 数据宽度 (字长 ) CPU的字长是指 CPU一次所能处理的二进制数的位数，是 表示运算器性能的主要技术指标，一般它等于 CPU数据总线 的宽度。 CPU字长越长，运算精度越高，处理信息速度越快， 性能也越高。一般按 CPU的字长来划分 CPU的档次，常见的 CPU字长有 8位、 16位、 32位和 64位。 2.1 概述 3 二、 寻址能力 (或寻址范围 ) 寻址能力往往是指 CPU能直接存取数据的内存地址 的范围，这是由 CPU的地址总线引脚的数目来决定的。 通常用 K(千 )或 M(兆 )来表示 (1K=1024个地址； 1M=1024K； 1G=1024M等 )。例如， 8088 CPU的地址总 线为 20根，则可直接寻址的物理地址可达 1M，而 80286 CPU的地址线有 24根，则其寻址能力为 16M，而 386/486/586CPU的地址线为 32根，故可直接寻址的物理 地址达 4G。 三、 运算速度 CPU的运算速度通常用每秒执行基本指令的条数来 表示，常用的单位是 MIPS(Million Instruction Per Second)，即每秒执行的百万条指令数，是 CPU执行速 度的一种表示方式。然而对于某一特定的 CPU，其 MIPS值并非定值，得出的数据会因 CPU正在执行的软 件的不同而不同。 4 2.1.2 CISC与 RISC结构 按计算机的指令系统来区分，可分为 CISC结构的 CPU 和 RISC结构的 CPU。 CISC(即 Complex Instruction Set Computer：复杂指令集计算机 )和 RISC(即 Reduced Instruction Set Computer：精简指令集计算机 )分别代表了两 种不同理论的 CPU设计学派。在过去的数十年间，两种理 论各有不少支持者，也有许多按 CISC和 RISC理论设计的 CPU问世。 一、 CISC结构 CISC结构的 CPU是指能够识别处理 100种以上汇编指令 的处理器。 8088， 80286等，都是按 CISC理论设计的，由 此可见 CISC对当今微处理器的发展有相当大的影响。 CISC 的处理功能很强，但执行指令的时钟周期也较长，使 CPU 的速度减慢了。 5 二、 RISC结构 RISC将机器指令简化，提供有限数量的常用和必须 的指令，从而简化了 CPU芯片的复杂程度，节省了芯片 空间。 与 CISC结构比较， RISC具有速度较快、生产成本相 对较低、调试方便的特点。 2.1.3 CPU三总线 微处理器是大规模集成电路的 CPU，无论什么型号 的 CPU，其外部管脚信号线按功能可分为四类：地址总 线、数据总线、控制信号总线、电源线。其中地址总线 (AB)、数据总线 (DB)、控制总线 (CB)统称为 CPU三总线。 6 地址总线是从 CPU发送出去，用来传递地址信息。 地址总线的位数决定了 CPU可以直接寻址的内部存储器 地址空间的大小，它是单向的。 数据总线则是 CPU与存储器、 I/O设备之间进行相互 数据传递的通道，因此是双向的。 控制总线是用来传递控制信号的，一部分是 CPU向 外发送给存储器、 I/O接口电路的控制信号，另一部分是 外部接口电路给 CPU传来的控制信号。 上述三总线的逻辑关系一般是： CPU在工作过程中， 先有地址信号，然后在控制信号的作用下，通过数据总 线传递数据，三者是并行的。其中 8086/8088 CPU管脚 的特点是，地址总线和数据总线是分时复用的，而且某 些控制信号线也具有双重功能，在特定的工作方式下， 完成一个特定的功能。电源线包括正电源线和地线。 7 2.2 8086CPU结构 标志寄存器 AL U DI DH SP SI BP DL ALAH BLBH CLCH ES SS DS CS 内部暂存器 输入 / 输出 控制 电路 1 432 EU 控 制 系 统 20 位 16 位 8086 总线 指令 队列 总线 接口单元执行 单元 65 16 位 一、 8086CPU的内部结构 属第三代微处理器 运算能力： 数据总线： DB 16bit（ 8086） / 8bit（ 8088） 地址总线： AB 20bit 内存寻址能力 220 1MB 8 ES SS DS CS 内部寄存器 输入 / 输出 控制 电路 1 432 20 位 16 位 8086 总线 指令 队列 总线 接口单元 65 16 位 IP 1.总线接口部件 BIU（ Bus Interface Unit) 组成： 16位段寄存器，指令指针， 20 位地址加法器，总线控制逻辑， 6字节 指令队列。 作用：负责从内存指定单元中取出指 令，送入指令流队列中排队；取出指 令所需的操作数送 EU单元去执行。 工作过程：由段寄存器与 IP形成 20位物理 地址送地址总线，由总线控制电路发出存 储器“读”信号，按给定的地址从存储器 中取出指令，送到指令队列中等待执行。 *当指令队列有 2个或 2个以上的字节空余时， BIU 自动将指令取到指令队列中。若遇到转移指令等， 则将指令队列清空， BIU重新取新地址中的指令代 码，送入指令队列。 *指令指针 IP由 BIU自动修改， IP总是指向下一条将要执行指令的地址。 9 2.指令执行部件 EU（ Execution Unit) 组成：通用寄存器，标志寄存器， ALU， EU控制系统等。 标志寄存器 A L U DI DH SP SI BP DL ALAH BLBH CLCH EU 控 制 系 统 作用：负责指令的执行，完成指令的操作。 工作过程：从队列中取得指令，进行译码， 根据指令要求向 EU内部各部件发出控制 命令，完成执行指令的功能。若执行指令 需要访问存储器或 I/O端口，则 EU将操作 数的偏移地址送给 BIU，由 BIU取得操作 数送给 EU。 10 3. 8086CPU结构的特点： 减少了 CPU为取指令而等待的时间，提高了 CPU的运行速度。 取指 1 执行 1 取指 1 取指 4取指 3取指 2 忙 执行 3 执行 4执行 2 忙忙忙 执行 1 执行 2 执行 3 执行 4 取指 2 取指 3 取指 4 取指 6取指 5 执行 6执行 5 忙 忙忙忙忙忙 C P U B U S EU B I U B U S t t 11 AH DH CLCH BLBH AL DL AX BX CX DX 累 加器 基 数 计 数 数 ? 据 S P (堆栈指针 )B P (基数指针 ) D I (目的 变址 )S I ( 源变 址 ) F (状态标志 )I P ( 指令指针 ) D S (数据段 )? C S (码段 ) E S (附加段 ) S S (堆栈段 )? 二、 8088/8086的寄存器结构 1. 通用寄存器组 3. 2个控制寄存器 4. 4个段寄存器 8088/8086有 14个 16位寄存器 2. 指针 /变址寄存器 12 * 4个 16位的 数据寄存器 （ AX， BX， CX， DX） 寄存器既可存放数据， 也可存放地址。 1. 通用寄存器组 寄存器 操作 AX 字乘 / 除指令中作为累加器，字 I / O 指令中作为数据寄存器 AL 字节乘 / 除指令，字节 I / O ，转移， 十进制运算 AH 字节乘 / 除指令 （高八位 / 余数）， X L A T 指令中作为目的寄存器 BX 作为地址 / 基址寄存器 CX 串操作时，循环计数器 CL 变量位移或循环操作时用作计 数器 DX 字乘 / 除指令 （高十六位 / 余数）， I / O 间接寻址* 既可作为 16位寄存器 也可作为 8位寄存器使用。 （例： AH， AL） 8bit 寄存器只能存放数据。 *各寄存器隐含用法 *通用性强，对任何指令 都具有相同的功能 13 2. 指针及变址寄存器（ SP， BP， SI， DI） SP 堆栈指针 BP 在间址寻址中作基址指针 SI 地址和变址寄存器，串操作时的 源变址寄存器 （隐含） DI 地址和变址寄存器，串操作时的 目的变址寄存器 （隐含） * BP， SP寄存器称为 指针寄存器 ，与 SS联用。 * DI， SI寄存器称为 变址寄存器 ，与 DS联用， 在串指令中， SI， DI均为隐含寻址，此时， SI与 DS联用， DI与 ES联用。 14 3. 指令指针和状态寄存器 （ 1） 指令指针 I P 是一个 16位的专用寄存器。当 BIU 从内存中取出一条指令，自动修改 IP，始终指向下一条将 要执行的指令在现行代码段中的偏移量。 8086/8088中的某 些指令执行后会改变 IP的内容，但用户不能编写指令直接 改变 IP 的内容。 * I P是指令地址在代码段内的偏移量（又称偏移地址）， IP要与 CS配合构成共同物理地址。 （ 2） 状态（标志）寄存器 PSW PSW 是一个 16位的专用寄存器（ 6位状态位， 3位控制位）存 放运算结果的特征。 15 CF（进位标志）： 当运算结果的最高位（ D7/D15）出现进位（借位）时， CF=1； PF（奇偶校验标志）：当运算结果中“ 1”的个数为偶数时， PF=1； AF（辅助进位标志）：当结果的 D3向 D4（低位字节）出现进位（借位）时， AF=1； ZF （零标志）： 当运算结果为零时， ZF=1； SF （符号标志）： 当运算结果的最高位 D7/D15为 1时， SF=1； OF （溢出标志）：当运算结果超过机器所能表示的范围时， OF=1； DF（方向标志）：在字符串操作时，决定操作数地址调整的方向， DF=1， 为递减； IF （中断允许标志）： IF=1，允许 CPU响应外部的可屏蔽中断； TF （陷阱标志）：当 TF=1， CPU每执行一条指令便自动产生一个内部中断， 在中断服务程序中可检查指令执行情况。 OF DF IF TF SF ZF AF PF CF D0 D2 D4 D6 D15 D11 D8 16 4. 段寄存器 * CS（代码段寄存器）指向当前的代码段，指令由此段 取出； *SS （堆栈段寄存器）指向当前的堆栈段，栈操作的对象 是该段存储单元的内容； *DS（数据段寄存器）指向当前的数据段，该段中存放程 序的操作数； *ES （附加段寄存器）指向当前的附加段，主要用于字符 串数据的存放，也可以用于一般数据 的存放。 8086/8088按信息存储的不同性质分为四类，分别由四个 段寄存器存放该段的首地址，或称为段地址。 17 2.3 8088/8086的存储器组织 一、存储器地址的分段 矛盾：存储器地址空间 1MB， 20bit 地址线；内部各寄存器和数据总线 均为 16bit。 段 1 段 2 段 1 6 段 3 0 0 0 0 0 H 0 F F F F H 1 0 0 0 0 H 1 F F F F H 2 0 0 0 0 H 2 F F F F H F 0 0 0 0 H FFFFFH 1.存储器地址的分段 解决方法：将整个存储器分为若 干个逻辑段，每段内地址 16bit， 即最多地址空间 64KB。 允许各逻辑段在整个存储空间浮 动，段与段之间可以是连续的， 也可以是分开的或重叠的。 18 00000H 逻辑段 2=64KB 逻辑段 1起点 逻辑段 2起点 逻辑段 3起点 逻辑段 4起点 FFFFFH 逻辑段 1=64KB 逻辑段 4=64KB 逻辑段 3=64KB 每个段的首地址 称为“段基值”， “段基值”必须能 被 16整除 （ XXXX0H）。 程序执行前， 分别对相应的段寄 存器 CS， DS， SS， ES置“段基值”， 若程序长度大于 64KB，则可通过对 CS送新的“段基值” 将程序转移到新段 中。 19 逻辑地址：允许在程序中编排的地址； 2. 20位物理地址的形成 物理地址：信息在存储器中实际存放的地址； 对给定的任一存储单元，有两部分逻辑地址： 段基址（段地址） 由 CS， DS， SS， ES决定 段内偏移量（段内有效地址） （该单元相对于段 基址的距离） 段地址 0000 段内有效地址 + 0000 物理地址 (20bit) 16bit 16bit 20bit 20 3. 逻辑地址的来源； 操作类型 隐含段地址 替换段地址 偏移地址 取指令 CS 无 IP 堆栈操作 SS 无 SP BP间址 SS CS、 DS、 ES EA 存 /取操作数 DS CS、 SS、 ES EA 源字符串 DS CS、 SS、 ES SI 目的字符串 ES 无 DI EA-有效地址， 21 1. 问题的提出： 二、 8086存储器的分体结构 8位机（ MCS-51、 8088）的存储器地址空间和数据存储 格式 以字节 (8bit)为单位组织存储器地址空间，访问一次存储 器，获得一个字节的数据。 而 8086CPU的数据总线为 16位， CPU除了可以对一个字节 寻址外，还必须能进行一个字的读写。即：如何组织 数据存 储格式使 CPU访问一次存储器，获得一个字的数据。 22 硬件条件： （ 1）将 1M的存储空间分成两个存储体：偶地址和奇地址存储体 00000 00001 00002 00004 FFFFE FFFFF 00003 00005 512K*8bit A0 =0 512K*8bit A0=1 D0 D7 D8 D15 （ 2）将数据总线的低 8位与偶地址存储体数据线相连， 数据总线的高 8位与奇地址存储体数据线相连。 （ 3）用地址线 A0和 BHE信号选择存储体 23 8086 地址 锁存 器 奇 存储 体 偶 存储 体 A1 A19 A0 BHE A0 A19 BHE D0 D7 D8 D15 BHE A0 操作 总线使用情况 0 0 从偶地址开始读 /写一个字 AD15-AD0 0 1 从奇地址开始读 /写一个字节 AD15-AD8 1 0 从偶地址开始读 /写一个字节 AD7-AD0 1 1 无效 24 14230H 1422FH 1422EH 1422DH 字 (16bit)数据地址 1422EH 低位在低地址 ， 高位在高 地址 H(高 8bit) L(低 8bit) 字节地址 字节地址 存储器二个连续字节组成一个字，一个字中的每一个字 节都有各自的字节地址。存入时以低位字节在低地址，高位字 节在高地址的次序存放，字单元的地址以低位地址表示。若要 求 8086在一个总线周期访问一个整字（ 16位）时，则该字的地 址为 偶地址（“对准好”的字） 。如果则该字的地址为 奇地址 （“未对准好”的字） ，则 8086要用两个连续的总线周期访问 一个整字，每个周期访问一个字节。 数据存放格式条件： 25 堆栈是利用 RAM区中某一指定区域 (由用户规定 )，用来暂存数据或地址的 存储区。 堆栈段是由段定义语句在内存中定义的一个段，段基址由 SS指定。 堆栈存取数据的原则是“先进后出”，存取数据的方法是压入 (PUSH)和弹出 (POP)。 堆栈区的栈底是固定的最高地址，其栈顶根据堆栈数据的压入或取出 的变化不断改变。栈顶是堆栈区的最低地址，用堆栈指针 SP指示。 每执行一条 PUSH指令， SP (SP) 2，向堆栈压入 16bit数据。 每执行一条 POP指令，从堆栈弹出 16bit数据， SP (SP) 2。 三、堆栈的概念 26 00FAH 00FBH 00FCH 00FDH 00FEH 00FFH 0100H 36H 95H 2、 (SP)-2SP (AH) 00FFH (AL) 00FEH (SP)=00FEH (AX)=9536H (BX)=0475H (AX)=0475H (BX)=9536H 1、 MOV SP， 0100H 2、 PUSH AX 3、 PUSH BX 4、 POP AX 5、 POP BX 例：执行压栈和出栈的过程 75H 04H 3、 (SP)-2SP (BH) 00FDH (BL) 00FCH (SP)=00FCH 1、设栈底 (SP)=0100H 4、 (00FCH) AL (00FDH)AH (SP)+2SP (SP)=00FEH 5、 (00FEH) BL (00FFH) BH (SP)+2SP (SP)=0100H 36H 27 2.4 8086的系统配置及引脚功能 特点：系统中存储器芯片， I/O芯片不多； 地址总线由 AD0AD15， A16/ S3 A19/ S6通过 8282锁存器 构成； 数据总线直接由 AD0AD15构成（也可加总线驱动 8286）； 控制总线由 CPU的控制线提供，构成一小型、单处理机系 统。 一、 最小模式系统（ MN/ MX引脚接 +5V电源） 8086CPU是 16位处理器，采用 40引脚的 DIP封装。 40条引脚 信号按功能可分为 4部分：地址总线，数据总线，控制总线以及 其他（时钟、电源）。 28 8284 8282 存储器 8286 I/O接口 Vcc Vcc CLK MN/MX RD WR IO/M ALE A 16 -A 19 AD 0 -AD 15 DT/R DEN INTA INTR READY RESET 8086 CPU STB T OE 数据总线 地址总线 OE 8086最小组态系统配置图 时钟 发生器 BHE BHE 在最小模式系统 中，还需加入： 1片 8284A 3片 8282/8283 2片 8286/ 8287 29 最小组态信号线 （ MN / MX=V cc ） 引脚名称 功能 引脚号 类型 M / I O 存储器 / I O 访问控制 28 输出，三态 WR 写选通信号 29 输出，三态 I N T A 中断响应 24 输出 A L E 地址锁存允许信号 25 输出 D T / R 数据发送 / 接收 27 输出，三态 D E N 数据允许信号 26 输出，三态 H O L D 保持请求 31 输入 H L D A 保持响应 30 输出 B H E / S 7 高八位数据总线允许 / 状态信号 34 输出，三态 30 系统控制信号由总线控制器 8288提供， 用于多 处理机和协处理机结构中。 82 84 时钟 发生器 8 2 8 2 ( 3 ) 存储器 8 2 8 6 IO 接口 V cc R E S C L K M N / M X A 16 -A 19 AD 0 - A D 15 R EA D Y R ES ET 8 0 8 6 C P U ST B T OE 数 据 总 线 地址总 线 OE 8288 总 线 控 制 器 C L K S0 S1 S2 D E N D T / R A L E I N T A M R D C M W T C I O R C I O W C S0 S1 S2 8289 总线 裁决 器 A E N A E N BH E S0 S1 S2 C L K 控制 系统信 号 8086最大组态系统配置图 二、 最大模式（组态）系统（ MN/ MX引脚接地） 8288为总线控 制器，输入 8086的总线状 态信号，输出 总线命令和控 制信号。 8089为总线 裁决器，用 于裁决哪个 处理器拥有 对总线的使 用权。 31 状态线 S2、 S1、 S0的编码 S2 S1 S0 性能 0 0 0 中断响应 0 0 1 读 I/O 端口 0 1 0 写 I/O 端口 0 1 1 暂停 H alt 1 0 0 取指 1 0 1 读存储器 1 1 0 写存储器 1 1 1 无源 最大组态信号线 （ MN / M X= G ND ） 引脚名称 功能 引脚号 类型 S2 ， S1 ， S0 总线周期状态 26 28 输出，三态 R Q / G T 1 ， 0 请求 / 允许总线访问 30 ， 31 输入，输出 L O C K 总线优先权锁定 29 输出 Q S 1 ， Q S 0 指令队列状态 24 ， 25 输出 32 共用信号线 公用信号 引脚名称 功能 引脚号 类型 GND ， V C C 地， +5 V 电源 1 ， 20 ， 40 输入 AD0 AD 15 地址 / 数据总线 2 16,39 输入 / 输出，三态 A 16/S3 A 19/ S6 地址 / 状态总线 38 35 输出，三态 RD 读选通信号 32 输出，三态 R EA D Y 等待状态控制 22 输入 I N T R 可屏蔽中断请求 18 输入 T ES T 等待测试控制 2 3 输入 N MI 非屏蔽中断请求 17 输入 C LK 时钟 19 输入 R ES ET 系统复位 21 输入 33 三、 8088的引脚与 8086的不同之处 * 8088的指令队列长度为 4个字节，队列中出现 1个空闲字 节时， BIU自动访问存储器取指补充指令队列； *8088的地址 /数据复用线为 8条，即 AD7AD0，访问 1个字 需两个读写周期； * 8088 中的存储器 /IO控制线为 IO /M ，与 8086相反； * 8086的引脚 BHE/S7在 8088中为 SS0 ，与 DT/ R、 IO/M一 起决定最小模式中的总线周期操作。 34 2.5 8086CPU时序 一 . 指令周期、总线周期、时钟周期 指令周期（ Instruction Cycle)： 执行一条指令所需要的时间。 （一个指令周期由一个或若干个总线周期组成） 总线周期（ Bus Cycle )： CPU完成对存储器或 I/O端口一次 访问所需的时间； 时钟周期（ Clock Cycle)：时钟频率的倒数 ,是 CPU的时间基准 （ T状态 );（若 8086的主频为 5MHZ，一个时钟周期为 200ns） 35 一个总线周期一般由四个 T组成。 T1：输出地址； T2、 T3：传送数 据。若存储器或外设速度慢，可插入等待周期 Tw。 若一个总线周期后不执行下一个总线周期，即总线上无数据传输操作， 系统总线处于空闲状态，此时执行空闲周期。 T1 T2 T3 Tw Tw T4 T1 T2 T4 总线周期 36 二 . 几种基本时序 1. 读总线周期 地址 A19-A0 M / IO ：在整个读周期有效， 0=I/O读， 1=M读； ALE： T1期间出现正脉冲， 下降沿锁存地址信息； RD： 在 T2-T3期间有效； DT/ R：在整个总线周期为低 电平，表示读周期； DEN：在 T2-T3期间为低电 平，表示数据有效。 T1 T2 T3 T4 C L K M / I O 1 = I O 0 = M A 1 9 / S 6 - A 1 6 / S 3 A 1 9 - A 1 6 S 6 - S 3 A D 1 5 - A D 0 A 1 5 - A 0 D AT A I N A L E RD D T / R D E N B H E / S 7 存储器读时序 37 T1 T2 T3 T4 C L K M / I O 0 = I O 1 = M A 1 9 / S 6 - A 1 6 / S 3 A 1 9 - A 1 6 S 6 - S 3 A D 1 5 - A D 0 A 1 5 - A 0 D AT A I N A L E RD D T / R D E N B H E / S 7 2、 T1上升沿 ALE=0锁存地址信号 A19 A0， 存储器读时序说明 3、 T2开始 RD 0，存储器开始读 DEN 0， DB上允许数据有效 4、 T4开始 DB上数据稳定。 RD、 DEN恢复为 1， CPU获得数据 5、 T4结束 DT/R=1，存储器读周期结束 1、 T1开始 (T1下降沿 ) M/ IO 1，存储器操作 20位地址信号输出， BHE信号有效 ALE 1， DT/R 0允许 CPU读入 38 T1 T2 T3 Tw C L K M / I O 0 = I O 1 = M A 1 9 / S 6 - A 1 6 / S 3 A 1 9 - A 1 6 S 6 - S 3 A D 1 5 - A D 0 A 1 5 - A 0 A L E RD D T / R D E N D AT A I N R E A D Y W A I T R E A D Y T4 具有等待状态的存储器读时序 8086在 T3状态的 的前沿采样 READY 线，若发现其为低， 则在 T3周期结束后， 插入一个 Tw状态。 以后在每个 Tw周期 的前沿采样 READY 线，只有在发现它 为高电平时，才在 这个 Tw结束后进入 T4周期。 具有等待状态的存储器读时序 39 2. 存储器写周期 T1 T2 T3 T4 C L K M / I O 0 = I O 1 = M A 1 9 / S 6 - A 1 6 / S 3 A 1 9 - A 1 6 S 6 - S 3 A D 1 5 - A D 0 A 1 5 - A 0 D AT A O U T A L E WR D T / R D E N 存储器写时序 AD15 AD0：在 T2T4期间 CPU送上欲输出的数据，而无 高阻态； 存储器写时序与存储器读时序相似，其不同点在于： WR：在 T2T4期间 WR有效； DT/R：在整个总线周期内为 高，表示写周期，在接有数 据收发器的系统中，用来控 制数据传输方向。 40 存储器写时序说明 2、 T1下降沿 ALE=0锁存地址信号 A19 A0 3、 T2开始 WR 0，存储器开始写 DEN 0， DB上允许数据有效 4、 T4开始 数据已写至存储器 WR、 DEN恢复为 1 5、 T4结束 写周期结束 1、 T1开始 M/ IO 1，存储器操作 20位地址信号输出， BHE信号有效 ALE 1， DT/R 1， CPU输出 T1 T2 T3 T4 C L K M / I O 0 = I O 1 = M A 1 9 / S 6 - A 1 6 / S 3 A 1 9 - A 1 6 S 6 - S 3 A D 1 5 - A D 0 A 1 5 - A 0 D AT A O U T A L E WR D T / R D E N 41 C LK 内部 R E S E T 总线 总线 浮空 R E S E T 复位时序 3. 系统复位 当 8086在 RESET引线上检测到一个脉 冲的正沿时，停止正在进行的所有操作， 处于初始化状态，直到 RESET信号变低。 CPU 中的部分 内容 标志位 清除 IP 0000H CS F F F F H DS 0000H SS 0000H ES 0000H 指令队列 空 中断请求 屏蔽 系统复位，各寄存器的状态：