资源描述
一、选择题1 从器件角度看，计算机经历了五代变化。但从系统结构看，至今绝大多数计算机仍属于（ B）计算机。A 并行 B 冯 诺依曼 C 智能 D 串行2 某机字长 32 位，其中 1 位表示符号位。若用定点整数表示，则最小负整数为（ A）。A -(231-1) B -(2 30-1) C -(2 31+1) D -(2 30+1)3 以下有关运算器的描述，（ C ）是正确的。A 只做加法运算 B 只做算术运算 C 算术运算与逻辑运算 D 只做逻辑运算4 EEPROM是指（ D ）A 读写存储器 B 只读存储器 C 闪速存储器 D 电擦除可编程只读存储器5 常用的虚拟存储系统由（ B ）两级存储器组成，其中辅存是大容量的磁表面存储器。A cache- 主存 B 主存-辅存 C cache- 辅存 D 通用寄存器 -cache6 RISC 访内指令中，操作数的物理位置一般安排在（ D ）A 栈顶和次栈顶 B 两个主存单元 C 一个主存单元和一个通用 D 两个通用寄存器寄存器7 当前的 CPU由（B ）组成。A 控制器 B 控制器、运算器、 cache C 运算器、主存 D 控制器、 ALU、主存8 流水 CPU是由一系列叫做“段”的处理部件组成。 和具备 m个并行部件的 CPU相比，一个 m段流水 CPU的吞吐能力是 （A ）。A 具备同等水平 B 不具备同等水平 C 小于前者 D 大于前者9 在集中式总线仲裁中，（ A ）方式响应时间最快。A 独立请求 B 计数器定时查询 C 菊花链 D 分布式仲裁10 CPU中跟踪指令后继地址的寄存器是（ C ）。A 地址寄存器 B 指令计数器 C 程序计数器 D 指令寄存器11 从信息流的传输速度来看，（ A ）系统工作效率最低。A 单总线 B 双总线 C 三总线 D 多总线12 单级中断系统中， CPU一旦响应中断，立即关闭（ C ）标志，以防止本次中断服务结束前同级的其他中断源产生另一次中断进行干扰。A 中断允许 B 中断请求 C 中断屏蔽 D DMA请求13 下面操作中应该由特权指令完成的是（ B ）。A 设置定时器的初值 B 从用户模式切换到管理员 C 开定时器中断 D 关中断模式14 冯 诺依曼机工作的基本方式的特点是（ B ）。A 多指令流单数据流 B 按地址访问并顺序执行指令 C 堆栈操作 D 存贮器按内容选择地址15 在机器数（ B ）中，零的表示形式是唯一的。A 原码 B 补码 C 移码 D 反码16 在定点二进制运算器中，减法运算一般通过（ D ）来实现。A 原码运算的二进制减法 B 补码运算的二进制减法器 C 原码运算的十进制加法器 D 补码运算的二进制加法器器17 某计算机字长 32 位，其存储容量为 256MB，若按单字编址，它的寻址范围是（ D ）。A 064MB B 032MB C 032M D 0 64M18 主存贮器和 CPU之间增加 cache 的目的是（ A ）。A 解决 CPU和主存之间的 B 扩大主存贮器容量 C 扩大 CPU中通用寄存器的 D 既扩大主存贮器容量， 又扩速度匹配问题 数量大 CPU 中通用寄存器的数量19 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用（ C ）。A 堆栈寻址方式 B 立即寻址方式 C 隐含寻址方式 D 间接寻址方式20 同步控制是（ C ）。A 只适用于 CPU控制的方 B 只适用于外围设备控制的 C 由统一时序信号控制的方 D 所有指令执行时间都相同式 方式 式 的方式21 描述 PCI 总线中基本概念不正确的句子是（ CD ）。A PCI 总线是一个与处理 B PCI 总线的基本传输机制 C PCI 设备一定是主设备 D 系统中只允许有一条 PCI器无关的高速外围设备 是猝发式传送 总线22 CRT 的分辨率为 1024 1024 像素，像素的颜色数为 256，则刷新存储器的容量为（ B ）A 512KB B 1MB C 256KB D 2MB23 为了便于实现多级中断，保存现场信息最有效的办法是采用（ B ）。A 通用寄存器 B 堆栈 C 存储器 D 外存24 特权指令是由（ C ）执行的机器指令。A 中断程序 B 用户程序 C 操作系统核心程序 D I/O 程序25 虚拟存储技术主要解决存储器的（ B ）问题。A 速度 B 扩大存储容量 C 成本 D 前三者兼顾26 引入多道程序的目的在于（ A ）。A 充分利用 CPU，减少等 B 提高实时响应速度 C 有利于代码共享，减少主 D 充分利用存储器待 CPU时间辅存信息交换量27 下列数中最小的数是（ C ）A （101001）2 B （52）8 C （101001）BCD D （233）1628 某 DRAM芯片，其存储容量为 512 8 位，该芯片的地址线和数据线的数目是（ D ）。A 8，512 B 512，8 C 18，8 D 19 ，829 在下面描述的汇编语言基本概念中，不正确的表述是（ D ）。A 对程序员的训练要求来 B 汇编语言对机器的依赖性 C 用汇编语言编写程序的难 D 汇编语言编写的程序执行说，需要硬件知识 高 度比高级语言小 速度比高级语言慢30 交叉存储器实质上是一种多模块存储器，它用（ A ）方式执行多个独立的读写操作。A 流水 B 资源重复 C 顺序 D 资源共享31 寄存器间接寻址方式中，操作数在（ B ）。A 通用寄存器 B 主存单元 C 程序计数器 D 堆栈32 机器指令与微指令之间的关系是（ A ）。A 用若干条微指令实现一 B 用若干条机器指令实现一 C 用一条微指令实现一条机 D 用一条机器指令实现一条条机器指令 条微指令 器指令 微指令33 描述多媒体 CPU基本概念中，不正确的是（ CD ）。A 多媒体 CPU是带有 MMX B MMX是一种多媒体扩展结 C MMX指令集是一种多指令 D 多媒体 CPU是以超标量结技术的处理器 构 流多数据流的并行处理指构为基础的 CISC机器令34 在集中式总线仲裁中， （A ）方式对电路故障最敏感。A 菊花链 B 独立请求 C 计数器定时查询 D35 流水线中造成控制相关的原因是执行（ A ）指令而引起。A 条件转移 B 访内 C 算逻 D 无条件转移36 PCI 总线是一个高带宽且与处理器无关的标准总线。下面描述中不正确的是（ B ）。A 采 用 同 步 定 时 协 B 采用分布式仲裁策略 C 具有自动配置能力 D 适合于低成本的小系统议37 下面陈述中，不属于外围设备三个基本组成部分的是（ D ）。A 存储介质 B 驱动装置 C 控制电路 D 计数器38 中断处理过程中， （B ）项是由硬件完成。A 关中断 B 开中断 C 保存 CPU现场 D 恢复 CPU现场39 IEEE1394 是一种高速串行 I/O 标准接口。以下选项中， （ D ）项不属于 IEEE1394 的协议集。A 业务层 B 链路层 C 物理层 D 串行总线管理40 运算器的核心功能部件是（ B ）。A 数据总线 B ALU C 状态条件寄存器 D 通用寄存器41 某单片机字长 32 位，其存储容量为 4MB。若按字编址，它的寻址范围是（ A ）。A 1M B 4MB C 4M D 1MB42 某 SRAM芯片，其容量为 1M 8 位，除电源和接地端外，控制端有 E和 R/W#，该芯片的管脚引出线数目是（ D ）。A 20 B 28 C 30 D 3243 双端口存储器所以能进行高速读 / 写操作，是因为采用（ D ）。A 高速芯片 B 新型器件 C 流水技术 D 两套相互独立的读写电路44 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数以外，另一个数常需采用（ C ）。A 堆栈寻址方式 B 立即寻址方式 C 隐含寻址方式 D 间接寻址方式45 为确定下一条微指令的地址，通常采用断定方式，其基本思想是（ C ）。A 用程序计数器 PC 来产 B 用微程序计数器 PC来产 C 通过微指令顺序控制字段 D 通过指令中指定一个专门生后继微指令地址 生后继微指令地址 由设计者指定或由设计者 字段来控制产生后继微指指定的判别字段控制产生 令地址后继微指令地址二、填空题1 字符信息是符号数据，属于处理（ 非数值 ）领域的问题，国际上采用的字符系统是七单位的（ASCII）码。P232 按IEEE754标准，一个 32 位浮点数由符号位 S（1 位 ）、阶码 E（8 位 ）、尾数 M（23 位）三个域组成。其中阶码 E的值等于指数的真值（ e ）加上一个固定的偏移值（ 127 ）。P17 3 双端口存储器 和多模块交叉存储器 属于并行存储器结构，其中前者采用（ 空间 ）并行技术，后者采用（ 时间 ）并行技术。 P864 衡量总线性能的重要指标是（ 总线带宽 ），它定义为总线本身所能达到的最高传输速率，单位是兆字节每秒（ MB/s ）。P1865 在计算机术语中，将 ALU控制器和（ cache ）存储器合在一起称为（ CPU）。P1396 数的真值变成机器码可采用原码表示法，反码表示法， （ 补码 ）表示法，（ 移码 ）表示法。P19- P21 7 广泛使用的（ SRAM）和（ DRAM）都是半导体随机读写存储器。前者的速度比后者快，但集成度不如后者高。 P668 反映主存速度指标的三个术语是存取时间、（ 存储周期） 和（ 存储器带宽 ）。P669 形成指令地址的方法称为指令寻址，通常是（ 顺序 ）寻址，遇到转移指令时（ 跳跃）寻址。P12310 CPU从（ 主存中 ）取出一条指令并执行这条指令的时间和称为（ 指令周期 ）。11 定点 32 位字长的字，采用 2 的补码形式表示时，一个字所能表示的整数范围是（ -2 的 31 次方到 2 的 31次方减 1 ）。P2012 IEEE754 标准规定的 64位浮点数格式中，符号位为 1 位，阶码为 11 位，尾数为 52位，则它能表示的最大规格化正数为（ +1+（1-522 ）10252 ）。P18 ？ 13 浮点加、减法运算的步骤是（ 0 操作处理 ）、（ 比较阶码大小并完成对阶 ）、（ 尾数进行加或减运算 ）、（ 结果规格化并进行舍入处理 ）、（ 溢出处理 ）。P5214 某计算机字长 32位，其存储容量为 64MB，若按字编址，它的存储系统的地址线至少需要（ 14）条。6410243214KB=2048KB寻( 址范围)=2048 8(化为字的形式 ) 215 一个组相联映射的 Cache，有 128块，每组 4 块，主存共有 16384块，每块 64 个字，则主存地址共（ 20 ）位，其中主存字块标记应为（ 8 ）位，组地址应为（ 6 ）位，Cache地址共（ 7 ）位。182 =16384 64字 2163848 =128 42128 46 =27 =128 16 CPU 存取出一条指令并执行该指令的时间叫（ 指令周期 ），它通常包含若干个（ CPU周期 ），而后者又包含若干个（ 时钟周期 ）。P13117 计算机系统的层次结构从下至上可分为五级，即微程序设计级（ 或逻辑电路级 ）、一般机器级、操作系统级、（ 汇编语言 ）级、（ 高级语言 ）级。P1318 十进制数在计算机内有两种表示形式：（ 字符串 ）形式和（ 压缩的十进制数串 ）形式。前者主要用在非数值计算的应用领域，后者用于直接完成十进制数的算术运算。 P1919 一个定点数由符号位和数值域两部分组成。 按小数点位置不同， 定点数有 （ 纯小数 ）和（ 纯整数 ）两种表示方法。 P1620 对存储器的要求是容量大、速度快、成本低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即（ 高速缓冲存储器 ）、（ 主存储器 ）、（ 外存储器 ）。P66 21 高级的 DRAM芯片增强了基本 DRAM的功能，存取周期缩短至 20ns 以下。举出三种高级 DRAM芯片，它们是（ FPM-DRAM）、（ CDRAM）、（SDRA）M。P7522 一个较完善的指令系统，应当有（ 数据处理 ）、（ 数据存储 ）、（ 数据传送 ）、（ 程序控制 ）四大类指令。 P11923 机器指令对四种类型的数据进行操作。这四种数据类型包括（ 地址 ）型数据、（ 数值 ）型数据、（ 字符 ）型数据、（ 逻辑 ）型数据。 P110 24 CPU 中保存当前正在执行的指令的寄存器是（ 指令寄存器 ），指示下一条指令地址的寄存器是（ 程序寄存器 ），保存算术逻辑运算结果的寄存器是（ 数据缓冲寄冲器 ）和（ 状态字寄存器 ）。P12925 数的真值变成机器码时有四种表示方法，即（ 原码 ）表示法，（ 补码 ）表示法，（ 移码 ）表示法，（ 反码 ）表示法。 P19 - P2126 主存储器的技术指标有（ 存储容量 ），（ 存取时间 ），（ 存储周期 ），（ 存储器带宽 ）。 P6727 cache 和主存构成了（ 内存储器 ），全由（ CPU）来实现。 P66 31 接使用西文键盘输入汉字， 进行处理，并显示打印汉字， 要解决汉字的 （ 输入编码 ）、（汉字内码 ）和（ 字模码 ）三种不同用途的编码。 P24三、简答题1 假设主存容量 16M 32 位，Cache 容量 64K 32 位，主存与 Cache 之间以每块 4 32 位大小传送数据，请确定直接映射方式的有关参数，并画出内存地址格式。解：64 条指令需占用操作码字段（ OP）6 位，源寄存器和目标寄存器各 4 位，寻址模式（ X）2 位，形式地址（ D）16 位，其指令格式如下：31 26 25 22 21 18 17 16 15 0OP 目标 源 X D寻址模式定义如下：X= 0 0 寄存器寻址 操作数由源寄存器号和目标寄存器号指定X= 0 1 直接寻址 有效地址 E= (D)X= 1 0 变址寻址 有效地址 E= (R x) DX= 1 1 相对寻址 有效地址 E= （PC）D其中 Rx 为变址寄存器（ 10 位），PC为程序计数器（ 20 位），位移量 D可正可负。该指令格式可以实现 RR型，RS型寻址功能。2 指令和数据都用二进制代码存放在内存中，从时空观角度回答 CPU如何区分读出的代码是指令还是数据。解：计算机可以从时间和空间两方面来区分指令和数据，在时间上，取指周期从内存中取出的是指令，而执行周期从内存取出或往内存中写入的是数据， 在空间上， 从内存中取出指令送控制器， 而执行周期从内存从取的数据送运算器、往内存写入的数据也是来自于运算器。4 用定量分析方法证明多模块交叉存储器带宽大于顺序存储器带宽。证明：假设 （1）存储器模块字长等于数据总线宽度（2）模块存取一个字的存储周期等于 T.（3）总线传送周期为（4）交叉存储器的交叉模块数为 m.交叉存储器为了实现流水线方式存储，即每通过时间延迟后启动下一模快，应满足T = m , (1)交叉存储器要求其模快数 =m,以保证启动某模快后经过 m时间后再次启动该模快时， 它的上次存取操作已经完成。这样连续读取 m个字所需要时间为t 1 = T + (m 1) = m + m = (2m 1) (2)故交叉存储器带宽为 W1 = 1/t 1 = 1/(2m-1) (3)而顺序方式存储器连续读取 m个字所需时间为 t 2 = mT = m2 (4)存储器带宽为 W2 = 1/t 2 = 1/m2 (5)比较(3) 和(2) 式可知，交叉存储器带宽 顺序存储器带宽。10 列表比较 CISC处理机和 RISC处理机的特点。比较内容 CISC RISC指令系统 复杂、庞大 简单、精简指令数目 一般大于 200 一般小于 100指令格式 一般大于 4 一般小于 4寻址方式 一般大于 4 一般小于 4指令字长 不固定 等长可访存指令 不加限定 只有 LOAD/STORE指令各种指令使用频率 相差很大 相差不大各种指令执行时间 相差很大 绝大多数在一个周期内完成优化编译实现 很难 较容易程序源代码长度 较短 较长控制器实现方式 绝大多数为微程序控制 绝大部分为硬布线控制软件系统开发时间 较短 较长11 设存储器容量为 128M字，字长 64 位，模块数 m=8，分别用顺序方式和交叉方式进行组织。存储周期 T=200ns，数据总线宽度为 64 位，总线传送周期=50ns。问顺序存储器和交叉存储器的带宽各是多少？15 PCI 总线中三种桥的名称是什么？简述其功能。解：PCI 总线有三种桥，即 HOST / PCI 桥（简称 HOST桥），PCI / PCI 桥，PCI / LAGACY 桥。在 PCI 总线体系结构中，桥起着重要作用：（1） 它连接两条总线，使总线间相互通信。（2） 桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。（3） 利用桥可以实现总线间的猝发式传送。17 画图说明现代计算机系统的层次结构。 P13-145 级 高级语言级 编译程序4 级 汇编语言级 汇编程序3 级 操作系统级 操作系统2 级 一般机器级 微程序1 级 微程序设计级 直接由硬件执行18 CPU 中有哪几类主要寄存器？用一句话回答其功能。解：A，数据缓冲寄存器（ DR）；B，指令寄存器（ IR）；C，程序计算器 PC；D，数据地址寄存器 (AR)；通用寄存器（ R0R3）；F，状态字寄存器（ PSW）24 简要总结一下，采用哪几种技术手段可以加快存储系统的访问速度？内存采用更高速的技术手段，采用双端口存储器，采用多模交叉存储器25 求证： -y 补=-y 补 (mod 2n+1)证明：因为 x-y 补=x 补-y 补=x 补+-y 补又因为 x+y 补= x 补+y 补（ mod 2n+1） 所以y 补=x+y 补-x 补又x-y 补=x+(-y) 补=x 补+-y 补 所以-y 补=x-y 补-x 补y 补+-y 补= x+y 补+x-y 补-x 补-x 补=0 故-y 补=-y 补 (mod 2n+1)29 设由 S，E，M三个域组成的一个 32 位二进制字所表示的非零规格化数 x，真值表示为 x (-1)s (1.M) 2E-127问：它所能表示的规格化最大正数、最小正数、最大负数、最小负数是多少？解：（）最大正数 （）最小正数0 11 111 111 111 111 111 111 111 111111 110 00 000 000 000 000 000 000 000 000X = 1+(1-2（）最小负数-23) 2127000-128X=1.0 2（）最大负数00 111 111 111 111 111 111 111 111 00 000 000 000 000 000 000 00011X= -1+(1-2111 11-23 ) 2127000X=- 1.0 2-128000 0030 画出单级中断处理过程流程图（含指令周期） 。35 写出下表寻址方式中操作数有效地址 E 的算法。序号 寻址方式名称 有效地址 E 说明1 立即 A 操作数在指令中2 寄存器 Ri 操作数在某通用寄存器 Ri 中3 直接 D D为偏移量4 寄存器间接 (Ri) (Ri ) 为主存地址指示器5 基址 (B) B 为基址寄存器6 基址偏移量 (B) + D7 比例变址偏移量 (I) *S+ D I 为变址寄存器， S 比例因子8 基址变址偏移量 (B) + (I) +D9 基址比例变址偏移量 (B)+(I)*S+D10 相对 （PC）+D PC为程序计数器40 为什么在计算机系统中引入 DMA方式来交换数据？若使用总线周期挪用方式， DMA控制器占用总线进行数据交换期间，CPU处于何种状态？ P253 、254为了减轻 cpu 对 I/O 操作的控制，使得 cpu 的效率有了提高。可能遇到两种情况：一种是此时 CPU不需要访内，如 CPU正在执行乘法命令；另一种情况是， I/O 设备访内优先，因为I/O 访内有时间要求，前一个 I/O 数据必须在下一个访内请求到来之前存取完毕。41 何谓指令周期？ CPU周期？时钟周期？它们之间是什么关系？指令周期是执行一条指令所需要的时间，一般由若干个机器周期组成，是从取指令、分析指令到执行完所需的全部时间。CPU周期又称 机器周期 ，CPU访问一次内存所花的时间较长，因此用从内存读取一条指令字的最短时间来定义。一个指令周期常由若干 CPU周期构成时钟周期是由 CPU时钟定义的定长时间间隔，是 CPU工作的最小时间单位，也称节拍脉冲或 T 周期47 比较cache 与虚存的相同点和不同点。相同点：（1）出发点相同；都是为了提高存储系统的性能价格比而构造的分层存储体系。 （2）原理相同；都是利用了程序运行时的局部性原理把最近常用的信息块从相对慢速而大容量的存储器调入相对高速而小容量的存储器 .不同点： （ 1）侧重点不同； cache 主要解决主存和 CPU的速度差异问题；虚存主要是解决存储容量问题。（ 2）数据通路不同； CPU与 cache 、主存间有直接通路；而虚存需依赖辅存，它与 CPU间无直接通路。（ 3）透明性不同； cache 对系统程序员和应用程序员都透明；而虚存只对应用程序员透明。（ 4）未命名时的损失不同；主存未命中时系统的性能损失要远大于 cache 未命中时的损失。48设N 补=anan-1 a1a0，其中 an 是符号位。证明：当 N 0，an=0, 真值N=N补 = a n-1 a1a0 =当 N0，an =1 ，N 补=1 a n-1 a 1a0 依补码的定义,真值N= N 补2(n+1)= a nan-1 a 1a0 2(n+1)=综合以上结果有3 设 x=-18 ，y=+26，数据用补码表示，用带求补器的阵列乘法器求出乘积 x y，并用十进制数乘法进行验证。解： 符号位单独考虑： X 为正符号用二进制表示为 0 ，Y为负值符号用 1 表示。【X】补 = 101110 【Y】补 = 011010两者做乘法 1 0 0 1 0x 1 1 0 1 0-0 0 0 0 01 0 0 1 00 0 0 0 01 0 0 1 01 0 0 1 0-1 1 1 0 1 0 1 0 0结果化为 10 进制就是 468符号位进行异或操作 0 异或 1 得 1所以二进制结果为 1 1 1 1 0 1 0 1 0 0化为十进制就是 -468十进制检验： -18 x26= -4685 图 1 所示的系统中， A、B、C、D四个设备构成单级中断结构，它要求 CPU在执行完当前指令时转向对中断请求进行服务。现假设： T DC为查询链中每个设备的延迟时间； T A、TB、TC、TD分别为设备 A、B、C、D的服务程序所需的执行时间； T S、TR 分别为保存现场和恢复现场所需的时间； 主存工作周期为 TM； 中断批准机构在确认一个新中断之前，先要让即将被中断的程序的一条指令执行完毕。试问：在确保请求服务的四个设备都不会丢失信息的条件下， 中断饱和的最小时间是多少？中断极限频率是多少？解： 假设主存工作周期为 TM，执行一条指令的时间也设为 TM 。则中断处理过程和各时间段如图 B17.3 所示。 当三个设备同时发出中断请求时，依次处理设备 A、B、C的时间如下：t A = 2T M +3T DC + T S + T A + T R （下标分别为 A,M,DC,S,A,R ）t B = 2T M +2T DC + T S + T B+ T R ( 下标分别为 B,M,DC,S,B,R ）t C = 2T M + T DC + T S + T C + T R （下标分别为 C,M,DC,S,C,R ）达到中断饱和的时间为： T = t A + t B + t C中断极限频率为： f = 1 / T6 某计算机有图 2 所示的功能部件，其中 M为主存，指令和数据均存放在其中， MDR为主存数据寄存器， MAR为主存地址寄存器， R0R3 为通用寄存器， IR 为指令寄存器， PC为程序计数器（具有自动加 1 功能）， C、D为暂存寄存器， ALU为算术逻辑单元，移位器可左移、右移、直通传送。(1) 将所有功能部件连接起来，组成完整的数据通路，并用单向或双向箭头表示信息传送方向。(2) 画出“ ADDR1，（R2）”指令周期流程图。该指令的含义是将 R1 中的数与（ R2）指示的主存单元中的数相加，相加的结果直通传送至 R1 中。(3) 若另外增加一个指令存贮器，修改数据通路，画出的指令周期流程图。解： （1）各功能部件联结成如图所示数据通路：移位器移 位 aIR R0MDRPC R1-ALU M+1C R2D R3MAR（2）此指令为 RS型指令，一个操作数在 R1 中，另一个操作数在 R2 为地址的内存单元中，相加结果放在 R1 中。（ PC ） 送当前指令地址到 MARM MDRIR，（PC）取当前指令到 IR，PC+1，为取下条指令 做好准备译码（R1） 取 R1 操作数（R2） R2 中的内容是内存M 从内存取出数 D暂（C）+（D）暂存器 C和 D 中的数相加后7 参见图1，这是一个二维中断系统，请问： 在中断情况下， CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。 若 CPU现执行设备 C的中断服务程序， IM2，IM1，IM0 的状态是什么？如果 CPU执行设备 H的中断服务程序， IM2，IM1，IM0 的状态又是什么？ 每一级的 IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？ 若设备 C一提出中断请求， CPU立即进行响应，如何调整才能满足此要求？解： (1) 在中断情况下， CPU的优先级最低。各设备优先级次序是:A-B-C-D-E-F-G-H-I-CPU(2) 执行设备 B的中断服务程序时 IM0IM1IM2=111；执行设备 D的中断服务程序时 IM0 IM1IM2=011。(3) 每一级的 IM 标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的 BI（中断允许）标志清“0”，它禁止设备发出中断请求。(4) 要使 C的中断请求及时得到响应，可将 C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令 IM3=0即可 。8 已知 x=-001111 ，y=+011001, 求： x 补， -x 补， y 补， -y 补； x+y,x-y, 判断加减运算是否溢出。解： x 原=100111 x 补=1110001 -x 补=0001111y 原=0011001 y 补=0011001 -y 补=1100111X+y=0001010 x-y=101100013 机器字长32 位，常规设计的物理 存储空间32M，若将物理 存储空间扩展到 256M，请提出一种设计方案。解： 用多体交叉存取方案， 即将主存分成 8 个相互独立、 容量相同的模块M0，M1，M2 ， M7，每个模块32M32 位。它们各自具备一套地址寄存器、 数据缓冲器， 各自以等同的方式与 CPU传递信息，其组成如图0812 有两个浮点数 N1=2 1,N2=2 2，其中阶码用 4 位移j1 S j2 S码、尾数用 8 位原码表示（含1 位符号位）。设 j 1=(11) 2,S 1=(+0.0110011) 2 ,j 2=(-10) 2,S 2=(+0.1101101) 2，求 N1+N2，写出运算步骤及结果。解： (1) 浮点乘法规则：N 1 N2 = （ 2j1 S j2 S 1） （2j1 S j2 S2） = 2（j1 +j2 ） （ S 1S2）1S2）(2) 码求和：j 1 + j 2 = 0(3) 尾数相乘：被乘数 S1 =0.1001 ，令乘数 S2 = 0.1011 ，尾数绝对值相乘得积的绝对值，积的符号位 =0 0 = 0 。按无符号阵乘法器运算得： N1 N2 = 200.01100011（ 4）尾数规格化、舍入（尾数四位）（-01） N 1 N2 = （ + 0.01100011 ）2 = （+0.1100 ）2229 图 2 所示为双总线结构机器的数据通路，IR 为指令寄存器， PC为程序计数器（具有自增功能）， M为主存（受 R/W#信号控制）， AR为地址寄存器， DR为数据缓冲寄存器， ALU由加、减控制信号决定完成何种操作，控制信号 G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中 yi 表示 y 寄存器的输入控制信号， R1o 为寄存器 R1的输出控制信号，未标字符的线为直通线，不受控制。 “ADD R2,R0”指令完成 (R0)+(R 2) R0 的功能操作，画出其指令周期流程图，假设该指令的地址已放入 PC中。并在流程图每一个 CPU周期右边列出相应的微操作控制信号序列。 若将（取指周期）缩短为一个 CPU周期，请先画出修改数据通路，然后画出指令周期流程图。解： （1）“ADD R2，R0”指令是一条加法指令，参与运算的两个数放在寄存器 R2和 R0中，指令周期流程图包括取指令阶段和执行指令阶段两部分（为简单起见，省去了“”号左边各寄存器代码上应加的括号）。根据给定的数据通路图，“ADD R2，R0”指令的详细指令周期流程图下如图 a 所示，图的右边部分标注了每一个机器周期中用到的微操作控制信号序列。（ 2）SUB减法指令周期流程图见下图 b 所示。14 某机的指令格式如下所示X为寻址特征位： X=00：直接寻址； X=01：用变址寄存器 RX1寻址； X=10：用变址寄存器 RX2寻址； X=11：相对寻址设(PC)=1234H,(RX1)=0037H,(RX2)=1122H （H代表十六进制数），请确定下列指令中的有效地址：4420H 2244H 1322H 3521H解: 1 ）X=00 , D=20H , 有效地址 E=20H 2) X=10 , D=44H , 有效地址 E=1122H+44H=1166H3) X=11 , D=22H , 有效地址 E=1234H+22H=1256H 4) X=01 , D=21H , 有效地址 E=0037H+21H=0058H5 ）X=11 , D=23H , 有效地址 E=1234H+23H=1257H15 图 1 为某机运算器框图， BUS1BUS3 为 3 条总线，期于信号如 a、h、LDR0 LDR3、S0S3 等均为电位或脉冲控制信号。 分析图中哪些是相容微操作信号？哪些是相斥微操作信号？ 采用微程序控制方式，请设计微指令格式，并列出各控制字段的编码表。解： 1）相容微操作信号 LRSN 相斥微操作信号a,b,c,d2）当 24 个控制信号全部用微指令产生时，可采用字段译码法进行编码控制，采用的微指令格式如下（其中目地操作数字段与打入信号段可结合并公用，后者加上节拍脉冲控制即可）。3 位 3 位 5 位 4 位 3 位 2 位 X目的操作数 源操作数 运算操作 移动操作 直接控制 判别 下址字段编码表如下：目的操作数 源操作数 运算操作 移位门 直接控制字段 字段 字段 字段 字段001 a, 001 e MS0 S1S2S3 L, R, i, j,LDR0 010 f S, N +1010 b, 011 gLDR1 100 h011 c,LDR2100 d,LDR319 CPU 执行一段程序时， cache 完成存取的次数为 2420 次，主存完成的次数为 80 次，已知 cache 存储周期为 40ns，主存存储周期为 200ns，求 cache/ 主存系统的效率和平均访问时间。 P94例 620 某机器单字长指令为 32 位，共有 40 条指令，通用寄存器有 128 个，主存最大寻址空间为 64M。寻址方式有立即寻址、直接寻址、寄存器寻址、寄存器间接寻址、基值寻址、相对寻址六种。请设计指令格式，并做必要说明。21 一条机器指令的指令周期包括取指（ IF ）、译码（ ID）、执行（ EX）、写回（ WB）四个过程段，每个过程段 1 个时钟周期 T 完成。先段定机器指令采用以下三种方式执行：非流水线（顺序）方式，标量流水线方式，超标量流水线方式。请画出三种方式的时空图，证明流水计算机比非流水计算机具有更高的吞吐率。 P16322CPU的数据通路如图 1 所示。运算器中 R0 R3 为通用寄存器， DR为数据缓冲寄存器， PSW为状态字寄存器。D-cache 为数据存储器， I-cache 为指令存储器，PC为程序计数器（具有加 1 功能）， IR为指令寄存器。单线箭头信号均为微操作控制信号（电位或脉冲），如 LR0 表示读出 R0 寄存器， SR0 表示写入 R0 寄存器。机器指令“ STO R1,(R2) ”实现的功能是：将寄存器 R1中的数据写入到以（ R2）为地址的数存单元中。请画出该存数指令周期流程图，并在 CPU周期框外写出所需的微操作控制信号。（一个 CPU周期含 T1T4 四个时钟信号，寄存器打入信号必须注明时钟序号）27 某计算机的存储系统由 cache、主存和磁盘构成。 cache 的访问时间为 15ns；如果被访问的单元在主存中但不在cache 中，需要用 60ns 的时间将其装入 cache，然后再进行访问；如果被访问的单元不在主存中，则需要 10ms的时间将其从磁盘中读入主存，然后再装入 cache 中并开始访问。若 cache 的命中率为 90%，主存的命中率为 60%，求该系统中访问一个字的平均时间。解：t a=90%tc+10%*60%(tm+t c)+10%*40%（t k+t m+t c）(m 表示未命中时的主存访问时间； c 表示命中时的 cache 访问时间； k表示访问外存时间 )28 图 1 所示为双总线结构机器的数据通路，IR 为指令寄存器， PC为程序计数器 （具有自增功能） ，DM 为数据存储器（受 R/W 信号控制），AR为地址寄存器， DR为数据缓冲寄存器， ALU 由加、减控制信号决定完成何种操作，控制信号 G控制的是一个门电路。另外，线上标注有小圈表示有控制信号， 例中 yi 表示y 寄存器的输入控制信号， R1o为寄存器 R1 的输出控制信号，未标字符的线为直通线，不受控制。旁路器可视为三态门传送通路。 “SUB R3 ， R0 ”指 令完成(R ) (R ) R 的功能操作，画出其0 3 0指令周期流程图，并列出相应的微操作控制信号序列，假设该指令的地址已放入 PC中。 若将“取指周期”缩短为一个 CPU周期，请在图上先画出改进的数据通路，然后在画出指令周期流程图。此时 SUB指令的指令周期是几个 CPU周期?与第种情况相比，减法指令速度提高几倍？解： ADD指令是加法指令，参与运算的二数放在 R0 和 R2中， PCo,GPCAR相加结果放在 R0 中。指令周期流程图图 A3.3 包括取指令阶段和取执行指令阶段两部分。每一方框表示一个 CPU周期。其中框内表指R/W=1 M DR示数据传送路径，框外列出微操作控制信号。 ，流程图见左DRo,GDRIR31 某加法器进位链小组信号为 C4C3C2C，1 低位来的进位信号为 C0，请分别按下述两种方式写出 C4C3C2C1的逻辑表达式：R2 YR2o,G 串行进位方式 并行进位方式执 R0o,G R0 X行 解 ： （1）串行进位方式： C1 = G1 + P1 C0 其中： G1 = A 1 B 1 ，P1 = A 1B1R0+ R2R0+，GC2 = G 2 + P 2 C 1 G 2 = A 2 B2 ，P2 = A 2B2C3 = G 3 + P 3 C2 G 3 = A 3 B 3 , P 3 = A 3B3C4 = G 4 + P 4 C3 G 4 = A 4 B4 , P 4 = A 4B4(2) 并行进位方式： C1 = G1 + P1 C0C2 = G2 + P2 G1 + P2 P1 C0C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0其中 G1G4 ，P1P4 表达式与串行进位方式相同。j136 设两个浮点数 N1=2j2 S1,N2=2 S2，其中阶码 3 位（移码），尾数 4 位，数符 1 位。设：j 1=(-10) 2,S 1=(+0.1001) 2j 2=(+10) 2,S 2=(+0.1011) 2求： N1 N2，写出运算步骤及结果，积的尾数占 4 位，按原码阵列乘法器计算步骤求尾数之积。Ex解： 因为 X+Y=2 （Sx+Sy） （Ex=Ey），所以求 X+Y要经过对阶、尾数求和及规格化等步骤。（1） 对阶：J=ExEY=（-10 ）2（+10）2（= -100 ）2 所以 ExEY，则 Sx 右移 4 位，Ex+(100) 2=(10) 2=EY。SX右移四位后 SX=0.00001001 ，经过舍入后 SX=0001，经过对阶、舍入后， X=2 （10）2 （0.0001 ）（10）2 （0.0001 ）2（2） 尾数求和： S X+SY0 0001（SX）+ 0. 1011 （SY）0. 1100 (S X+SY)结果为规格化数。所以：X+Y=2（10）2 （S （10）2（0.1100 ） X+SY）=2（10）2 （S （10）2（0.1100 ）2=（11.00 ） 249 刷新存储器 （简称刷存） 的重要性能指标是它的带宽。 实际工作中， 显示适配器的几个功能部分要争取刷存的带宽。假设总带宽 50用于刷新屏幕，保留 50带宽用于其他非刷新功能。(1) 若显示工作方式采用分辨率为 1024 768，颜色深度为 3Byte ，刷新频率为 72Hz，计算刷存总带宽应为多少？(2) 为达到这样高的刷存带宽，应采取何种技术措施？解： (1) 因为刷新所需带宽 分辨率 每个像素点颜色深度 刷新速率所以 1024 768 3B 72/S = 165888 KB/S = 162 MB/S刷新总带宽应为 162MB/S 100/50 = 324MB/S(2) 为达到这样高的刷存带宽，可采取如下技术措施：使用高速 DRAM芯片组成刷存刷存采用多体交叉结构刷存至显示控制器的内部总线宽度由位提高到位，甚至位刷存采用双端口存储器，将刷新端口与更新端口分开。50 一盘组共 11片，记录面为 20面，每面上外道直径为 14英寸，内道直径为 10英寸，分 203道。数据传输绿为 983040B/S，磁盘转速为 3600 转/ 分。假定每个记录块记录 1024B，且系统可挂多达 16 台这样的磁盘，请给出适当的磁盘地址格式，并计算盘组总的存储容量。解： 设数据传输率为 C,每一磁道的容量为 N,磁盘转速为 r, 则根据公式 C=N r, 可求得：N=C/r=983040 (3600/60)=16384( 字节)扇区数 =16384 1024=16故表示磁盘地址格式的所有参数为：台数 16，记录面 20，磁道数 203 道，扇区数 16，由此可得磁盘地址格式为：20 17 16 9 8 4 3 0台号 柱面号 盘面号 扇区号磁盘总存储容量为：16 20 203 16384=1064304640（字节）45 图 1 所示为传送 （MOV，OP码 IR0IR 100）、加法（ADD，OP码 IR0IR101）、取反（ COM，OP码 IR 0IR110）、十进制加法（ADT，OP码 IR0IR 111）四条指令的微程序流程图，每一框表示一个 CPU周期。其中 r s,r d 为 8 个通用寄存器 R0R7，每个 CPU周期含 4 个时钟脉冲 T1T4。 设微指令的微命令字段为 12 位，判别字段和下址字段是多少位？ 控制存储器 E 2PROM存储容量至少是多少？ 给每条微指令分配一个确定的微地址（二进制编码表示）。 写出微地址转移逻辑表达式和转移逻辑图。 画出微程序控制器结构图。解：（3）因 EPROM容量为 16 单元，微地址寄存器 4 位即可，设为 A3A0七条微指令地址分配如下表所示，一条微指令只占一个微地址， （可直接填写在流程图右上角和右下角）微指令序号 当前微地址 下一微地址1 0000 10002 1000 00003 1001 00004 1010 00005 1011 11116 1111 00007 0100 0000（2）从流程图看出， P1 处微程序出现四个分支，对应 4 个微地址，用 OP码作为测试条件。 P2 处微程序出现 2 个分支，对应 2 个微地址微地址转移逻辑表达式如下：A2=P2 Cj T4A1=P1 IR1 T4A0=P1 IR0 T4其中 IR1，IR0 是指令类寄存器中存放操作码的触发器， T4 表示某个节拍脉冲时修改微地址寄存器。（3）画出逻辑图如图 A9.5Q Q Q Q Q Q Q QuA3 uA2 uA1 uA0D D D DT1CM3 CM2 CM1 CM0 T4P2 P1 P1Cj IR1 IR0
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