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习题一1.1 把下列不同进制数写成按权展开式: (4517.239)10= 4103+5102+1101+7100+210-1+310-2+910-3 (10110.0101)2=124+023+122+121+020+02-1+12-2+02-3+12-4 (325.744)8=382+281+580+78-1+48-2+48-3 (785.4AF)16=7162+8161+5160+416-1+A16-2+F16-31.2 完毕下列二进制体现式的运算:1.3 将下列二进制数转换成十进制数、八进制数和十六进制数： (1110101)2=(165)8=(75)16=716+5=(117)10 (0.110101)2=(0.65)8=(0.D4)16=1316-1+416-2=(0.828125)10 (10111.01)2=(27.2)8=(17.4)16=116+7+416-1=(23.25)101.4 将下列十进制数转换成二进制数、八进制数和十六进制数,精确到小数点后5位： (29)10=(1D)16=(11101)2=(35)8 (0.207)10=(0.34FDF)16=(0.001101)2=(0.15176)8 (33.333)10=(21.553F7)16=(100001.010101)2=(41.25237)81.5 如何判断一种二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除? 解: 一种二进制正整数被(2)10除时,小数点向左移动一位, 被(4)10除时,小数点向左移动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除.1.6 写出下列各数的原码、反码和补码： 0.1011 0.1011原=0.1011; 0.1011反=0.1011; 0.1011补=0.1011 0.0000 0.000原=0.0000; 0.0000反=0.0000; 0.0000补=0.0000 -10110 -10110原=110110; -10110反=101001; -10110补=1010101.7 已知N补=1.0110,求N原,N反和N. 解:由N补=1.0110得: N反=N补-1=1.0101, N原=1.1010,N=-0.10101.8 用原码、反码和补码完毕如下运算： 000 000原=10010101；000=-0010101。 000反=0000101反+-0011010反=00000101+11100101=11101010 000=-0010101 000补=0000101补+-0011010补=00000101+11100110=11101011 000=-0010101 0.010110-0.100110 0.010110-0.100110原=1.010000；0.010110-0.100110=-0.010000。 0.010110-0.100110反=0.010110反+-0.100110反=0.010110+1.011001=1.101111 0.010110-0.100110=-0.010000; 0.010110-0.100110补=0.010110补+-0.100110补=0.010110+1.011010=1.110000 0.010110-0.100110=-0.0100001.9 分别用“对9的补数”和“对10的补数”完毕下列十进制数的运算：2550-1232550-1239补=25509补+-1239补=02550+99876=02427 2550-123=24272550-12310补=255010补+-12310补=02550+99877=02427 2550-123=2427 537-846537-8469补=5379补+-8469补=0537+9153=9690 537-846=-309537-84610补=53710补+-84610补=0537+9154=9691 537-846=-3091.10 将下列8421BCD码转换成二进制数和十进制数: (0110,1000,0011)8421BCD=()2=(683)10 (0100,0101.1001)8421BCD=(101101.11100110)2=(45.9)101.11 试用8421BCD码、余3码、和格雷码分别表达下列各数： (578)10=(0101,0111,1000)8421BCD=(1000,1010,1011)余3码=()2=()Gray (1100110)2=(1010101)Gray=(102)10=(0001,0000,0010)8421BCD=(0100,0011,0101)余3码习题二2.1 分别指出变量（A,B,C,D）在何种取值组合时，下列函数值为1。 如下真值表中共有6种如下真值表中共有8种如下真值表中除0011、1011、1111外共有13种：2.2 用逻辑代数公理、定理和规则证明下列体现式： 证明:左边=右边 原等式成立. 证明:左边=右边 原等式成立. 证明:左边= =右边 原等式成立. 证明:右边=左边 原等式成立. 证明:左边=右边 原等式成立.2.3 用真值表检查下列体现式： 2.4 求下列函数的反函数和对偶函数： 2.5 回答问题： 已知 X+Y=X+Z，那么，Y=Z。对的吗？为什么？答：对的。由于X+Y=X+Z，故有对偶等式XY=XZ。因此 Y= Y + XY=Y+XZ=(X+Y)(Y+Z) =(X+Y)(Y+Z) Z= Z + XZ=Z+XY=(X+Z)(Y+Z) =(X+Y)(Y+Z)故Y=Z。 已知 XY=XZ，那么，Y=Z。对的吗？为什么？答：对的。 由于XY=XZ的对偶等式是X+Y=X+Z，又由于 Y= Y + XY=Y+XZ=(X+Y)(Y+Z) =(X+Y)(Y+Z) Z= Z + XZ=Z+XY=(X+Z)(Y+Z) =(X+Y)(Y+Z)故Y=Z。已知 X+Y=X+Z，且 XY=XZ，那么，Y=Z。对的吗？为什么？答：对的。 由于X+Y=X+Z，且 XY=XZ，因此 Y= Y + XY= Y + XZ=(X+Y)(Y+Z)=(X+Z)(Y+Z)=Z+XY=Z+XZ=Z已知 X+Y=XZ，那么，Y=Z。对的吗？为什么？答：对的。由于X+Y=XZ，因此有相等的对偶式XY=X+Z。Y= Y + XY= Y +（X + Z）=X+Y+ZZ = Z +XZ =Z + ( X + Y ) =X+Y+Z故Y=Z。2.6 用代数化简法化简下列函数： 2.7 将下列函数表达到“最小项之和”形式和“最大项之积”形式： =m(0,4,5,6,7)= M(1,2,3)（如下卡诺图1） =m(4,5,6,7,12,13,14,15)= M(0,1,2,3,8,9,10,11) （如下卡诺图2） =m(0,1,2,3,4)= M(5,6,7,8,9,10,11,12,13,14,15) （如下卡诺图3）2.8 用卡诺图化简下列函数,并写出最简“与-或”体现式和最简“或-与”体现式： = =或= = =2.9 用卡诺图判断函数和有何关系。 = =可见，2.10 卡诺图如下图所示，回答下面两个问题： 若,当取何值时能得到取简的“与或”体现式。从以上两个卡诺图可以看出,当=1时, 能得到取简的“与或”体现式。 和各取何值时能得到取简的“与或”体现式。从以上两个卡诺图可以看出,当=1和=1时, 能得到取简的“与或”体现式。2.11 用卡诺图化简涉及无关取小项的函数和多输出函数。 m(0,2,7,13,15)+ d(1,3,4,5,6,8,10) 习题三3.1 将下列函数简化,并用“与非”门和“或非”门画出逻辑电路。m(0,2,3,7)= = M(3,6)= m(0,1,2,4,5,7)= = = =3.2 将下列函数简化,并用“与或非”门画出逻辑电路。 = m(1,2,6,7,8,9,10,13,14,15)= 3.3 分析下图3.48所示逻辑电路图,并求出简化逻辑电路。 解：如上图所示，在各个门的输出端标上输出函数符号。则 =A（BC）+C（AB）真值表和简化逻辑电路图如下，逻辑功能为：根据输入变量ABC的顺序，若A或C为1，其他两个信号相似，则电路输出为1，否则输出为0。3.4 当输入变量取何值时，图3.49中各逻辑电路图等效。 解：当和的取值相似（即都取0或1）时，这三个逻辑电路图等效。3.5 假定代表一种两位二进制正整数，用“与非”门设计满足如下规定的逻辑电路： ；（Y也用二进制数表达）由于一种两位二进制正整数的平方的二进制数最多有四位，故输入端用A、B两个变量，输出端用Y3、Y2、Y1、Y0四个变量。真值表： 真值表： Y3=AB，Y2=，Y1=0，Y0=+ AB =B,逻辑电路为: ，（Y也用二进制数表达）由于一种两位二进制正整数的立方的二进制数最多有五位，故输入端用A、B两个变量，输出端用Y4、Y3、Y2、Y1、Y0五个变量。可列出真值表 Y4=AB，Y3=，Y2=0，Y1= AB ,Y0=+ AB =B,逻辑电路如上图。3.6 设计一种一位十进制数（8421BCD码）乘以5的组合逻辑电路，电路的输出为十进制数（8421BCD码）。实现该逻辑功能的逻辑电路图与否不需要任何逻辑门？解：由于一种一位十进制数（8421BCD码）乘以5所得的的十进制数（8421BCD码）最多有八位，故输入端用A、B、C、D四个变量，输出端用Y7、Y6、Y5、Y4、Y3、Y2、Y1、Y0八个变量。真值表： 用卡诺图化简：Y7=0，Y6=A，Y5=B，Y4=C，Y3=0，Y2=D ，Y1=0，Y0=D 。逻辑电路如下图所示，在化简时由于运用了无关项，本逻辑电路不需要任何逻辑门。3.7 设计一种能接受两位二进制Y=y1y0,X=x1x0,并有输出Z=z1z2的逻辑电路,当Y=X时,Z=11,当YX时,Z=10,当YX时,Z=01。用“与非”门实现该逻辑电路。解：根据题目规定的功能，可列出真值表如下：用卡诺图化简：z1=+z2=+转化为“与非与非”式为：逻辑电路为：3.8 设计一种检测电路,检测四位二进制码中1的个数与否为奇数,若为偶数个1,则输出为1,否则为0。解：用A、B、C、D代表输入的四个二进制码，F为输出变量，依题意可得真值表：卡诺图不能化简：用“与非”门实现的逻辑电路为：用异或门实现的电路为3.9 判断下列函数与否存在冒险,并消除也许浮现的冒险。 解:不存在冒险;存在冒险,消除冒险的措施是添加一冗余项BD;即： 也存在冒险,消除冒险的措施也是添加一冗余因子项 . 即： .习题四4.1 图4.55所示为一种同步时序逻辑电路,试写出该电路的鼓励函数和输出函数体现式。解：输出函数：； ；鼓励函数：；。4.2 已知状态表如表4.45所示，作出相应的状态图。解：状态图为：4.3 已知状态图如图4.56所示，作出相应的状态表。解：相应的状态表为：4.4 图4.57所示状态图表达一种同步时序逻辑电路处在其中某一种未知状态，。为了拟定这个初始状态，可加入一种输入序列，并观测输出序列。如果输入序列和相应的输出序列为00/0、01/1、00/0、10/0、11/1，试拟定该同步时序电路的初始状态。解：为分析问题的以便，下面写出状态表：当输入序列和相应的输出序列为00/0时，A、B、C、D都符合条件，但当序列为01/1时要转为B态或C态，就排除了A、D态；下一种序列为00/0时，B、C保持原态，接着序列为10/0时，B态转为A态，C态转为D态，但当最后一种序列为11/1时，只有D态才有也许输出1，这就排除了B态。故拟定该同步时序电路的初始状态为C态。 即C（初态）（00/0）C（01/1）C（00/0）C（10/0）D（11/1）C4.5 分析图4.58所示同步电路，作出状态图和状态表，并阐明该电路的逻辑功能。解：鼓励方程： ；; 输出方程： 。 各触发器的状态方程为： =； =0;由图可见，该电路的逻辑功能为：在时钟脉冲作用下，输入任意序列x均使电路返回00状态。4.6 图4.59为一种串行加法器逻辑框图，试作出其状态图和状态表。解: 状态图和状态表为:4.7 作1010序列检测器的状态图，已知输入、输出序列为输入：0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 1 0 输出：0 0 0 0 0 1 0 0 0 0 1 0 1 0 1 0 0 0解：1010序列检测器的状态图如右。4.8 设计一种代码检测器，电路串行输入余3码，当输入非法数字时电路输出为0，否则输出为1，试作出状态图。解：余3码的非法数字有六个，即0000，0001，0010，1101，1110，1111。故其原始状态图为：4.9 简化表4.46所示的完全拟定状态表。解：表4.46所示的完全拟定状态表的隐含表为：考察给定的状态表，比较状态C和F。不管输入x是1还是0，它们所产生的输出都相似。当x=0时，所建立的次态也相似；但当x=1时，它们的次态不相似： N（C，1）=A N（F，1）=D于是状态C，F能否合并，取决于状态A，D能否合并。对于状态A和D。不管输入x是1还是0，它们所产生的输出都分别相似。当x=1时，它们的次态为现态的交错，但当x=0时，它们的次态却不相似： N（A，0）=E N（D，0）=B因此，状态A，D能否合并，取决于状态B，E能否合并。对于状态B和E。不管输入x是1还是0，它们所产生的输出都分别相似。但当x=0时，它们的次态不同： N（B，0）=A N（E，0）=D当x=1时，它们所建立的次态也不相似： N（B，1）=F N（E，1）=C可以发现：状态CF、AD和BE能否各自合并，浮现如上循环关系：显然，由于这个循环中的各对状态，在不同的现输入下所产生的输出是分别相似的，因而从循环中的某一状态时出发，都能保证所有的输入序列下所产生的输出序列都相似。因此，循环中各对状态分别可以合并。令 A=A，D， B=B，E C=C，F代入原始状态表中简化后，再令D、E替代G、H，可得最小化状态表。4.10 简化表4.47所示的不完全拟定状态表。解：由给定的不完全拟定状态表画出隐含表，可以得出所有相容状态对有五个，为： （A，B）、（C，D）、（C，E）、（A，D）、（B，C）,从这五个相容状态对可以看出它们自身就是最大相容类。作出闭覆盖表寻找最小闭覆盖。从闭覆盖表可以得出两种最小化方案及相应的最小化状态表：从这两个方案可以看出，方案一相容类数目至少，是最佳方案。4.11 按照状态分派基本原则，将表4.48所示的状态表转换成二进制状态表。解：给定的状态表中共有A、B、C、D四个状态，其中B态和C态是可以合并的最大相容类，可当作一种状态，如B态。则根据状态分派原则1)，A和B应分派相邻代码；根据状态分派原则2)，A和B，B和D应分派相邻代码；根据状态分派原则3)，A和B、B和D应分派相邻代码，根据状态分派原则4)，状态B的代码应分派为00。 从分派二进制代码的卡诺图得代码分派成果：B为00；A为01；D为10。C为11是不会浮现的状态，可作无关项解决。于是可得二进制状态表。4.12 若分别用J-K、T和D触发器作同步时序电路的存储电路，试根据表4.49所示的二进制状态表设计同步时序电路，并进行比较。解：下面画出了分别用J-K、T和D触发器作同步时序电路的存储电路时的鼓励函数和输出函数卡诺图：各触发器的鼓励函数和输出函数的体现式如下：； ； ；=各逻辑电路为： 由此可见，使用JK触发器线路较为简朴，门电路较少，成本较低。4.13 设计一种能对两个二进制数X=x1,x2,xn和Y=y1, y 2, y n进行比较的同步时序电路，其中，X，Y串行地输入到电路的x，y输入端。比较从x1， y 1开始，依次进行到xn， y n。电路有两个输出Zx和Zy，若比较成果XY，则Zx为1，Zy为0；若XY，则Zy为1，Zx为0；若X=Y，则Zx 和 Zy都为。规定用尽量少的状态数作出状态图和状态表，并作尽量的逻辑门和触发器来实现。解：两个数进行比较时，先比较高位，然后比较低位。若xi= y i=0或1，两个输出Zx 和 Zy=1，还应比较低一位，若还相等，则两个输出不变。，若所有的位的数都相等，最后输出Zx 和 Zy=1，表达比较成果X=Y。比较过程中若浮现某一位数不等，则比较结束。xi y i时输出Zx=1，Zy=0，比较成果XY；xiy i时输出Zx=0，Zy=1，比较成果XY。因题意规定规定用尽量少的状态数作出状态图和状态表，并作尽量的逻辑门和触发器来实现，故采用Moore型电路，用两个D触发器，这两个触发器的输出就是电路的输出，其中y 2表达Zy，y 1表达Zx。用A、B、C三个状态分别表达X=Y、XY、XY。令A=11,B=01,C=10,得二进制状态表。.采用D触发器，经卡诺图化简得鼓励方程：;所设计的同步时序逻辑电路为：习题四55-1：(1)列出电路的鼓励函数和输出函数体现式：(2)作状态真值表：输入现态鼓励函数次态CPQ1 Q2 Q3J1 K1 CP1J2 K2 CP2J3 K3 CP3Q1(n+1) Q2(n+1 Q3(n+1)10 0 01 1 11 1 00 1 01 0 010 0 11 1 10 1 00 1 01 0 110 1 01 1 11 1 01 1 01 1 010 1 11 1 10 1 00 1 01 1 111 0 01 1 10 1 10 1 10 1 011 0 11 1 10 2 20 1 10 0 011 1 01 1 11 1 11 1 10 0 111 1 11 1 10 1 10 1 10 0 0(3)作状态图表如下：(4)功能描述：由状态图可知，此电路为一带自启动能力的六进制计数器。习题六6.1 用两个四位二进制并行加法器实现两位十进制数8421BCD码到余3码的转换.。6.2 用两块四位数值比较器蕊片实现两个七位二进制数的比较.。6.3 用三输入八输出译码器和必要的逻辑门实现下列逻辑函数体现式：；解：=；=yz +y+z + + xyz +xy=xy+xyz +z=逻辑电路如上：6.4用四路选择器设计下列组合逻辑电路： 全加器； 三变量多数表决电路。6.5 用四位二进制同步可逆计数器和必要的逻辑门构成模12加法计数器。6.6 用两块双向移位寄存器蕊片实现模8计数器。6.7用ROM设计一种三位二进制平方器。6.8 用PLA实现四位二进制并行加法器。解：根据P195图6.2四位并行加法器逻辑电路，可得各输出函体现式：+， A1B1 +A1C0 + B1C0, ; 设1P1 =; 1P2 =; 1P3 =; 1P4 =; 1P5 = A1B1; 1P6 = A1C0; 1P7 = B1C0; 1P8 =; 1P9 =; 1P10 =;=+， A2B2+A2C1 + B2C1; ; 设2P1 =; 2P2 =; 2P3 =; 2P4 =; 2P5 = A2B2; 2P6 = A2C1; 2P7 = B2C1; 2P8 =; 2P9 =; 2P10 =;=+， A3B3+A3C2 + B3C2 ; ; 设3P1 =; 3P2 =; 3P3 =; 3P4 =; 3P5 = A3B3; 3P6 = A3C2; 3P7 = B3C2; 3P8 =; 3P9 =; 3P10 =;=+， A4B4+A4C3 + B4C3; 设4P1 =; 4P2 =; 4P3 =; 4P4 =;4P5 = A4B4; 4P6 = A4C3; 4P7 = B4C3;6.9 用PLA实现图6.33所示的时序逻辑电路。解：D触发器鼓励函数体现式为：；输出函数体现式为：Z =设 P 1=；P 2=；P 3=，则根据鼓励函数和输出函数体现式，可画出用PLA实现的时序逻辑电路。
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