数字电子技术

2022-7-1112.7.1 CMOS门电路的使用知识门电路的使用知识 1输入电路的静电保护 CMOS电路的输入端设置了保护电路，给使用者带来很大方便。但是，这种保护还是有限的。由于CMOS电路的输入阻抗高，极易产生感应较高的静电电压，从而击穿MOS管栅极极薄的绝缘层，造成器件的永久损坏。为避免静电损坏，应注意以下几点：2022-7-112 （1）所有与CMOS电路直接接触的工具、仪表等必须可靠接地。（2）存储和运输CMOS电路，最好采用金属屏蔽层做包装材料。2多余的输入端不能悬空。输入端悬空极易产生感应较高的静电电压，造成器件的永久损坏。对多余的输入端，可以按功能要求接电源或接地，或者与其它输入端并联使用。2022-7-1132.7.2 TTL门电路的使用知识门电路的使用知识 1多余或暂时不用的输入端不能悬空，可按以下方法处理：（1）与其它输入端并联使用。（2）将不用的输入端按照电路功能要求接电源或接地。比如将与门、与非门的多余输入端接电源，将或门、或非门的多余输入端接地。2022-7-114 (1)在每一块插板的电源线上，并接几十F的低频去耦电容和0.010.047F的高频去耦电容，以防止TTL电路的动态尖峰电流产生的干扰。(2)整机装置应有良好的接地系统。2 电路的安装应尽量避免干扰信号的侵入，保证电路稳定工作。2022-7-1152.7.3 TTL门电路和门电路和CMOS 门电路门电路的相互连接的相互连接 TTL和CMOS电路的电压和电流参数各不相同，需要采用接口电路。一般要考虑两个问题：一是要求电平匹配，即驱动门要为负载门提供符合标准的输出高电平和低电平；二是要求电流匹配，即驱动门要为负载门提供足够大的驱动电流。2022-7-1161.TTL门驱动CMOS门门 （1）电平不匹配TTL门作为驱动门，它的UOH2.4V,UOL0.5V；CMOS门作为负载门，它的UIH3.5V，UIL1V。可见，TTL门的UOH不符合要求。（2）电流匹配CMOS电路输入电流几乎为零，所以不存在问题。2022-7-117 （3）解决电平匹配问题 TTL门驱动CMOS门 外接上拉电阻RP在TTL门电路的输出端外接一个上拉电阻RP，使TTL门电路的UOH5V。（当电源电压相同时）2022-7-118选用电平转换电路(如CC40109)若电源电压不一致时可选用电平转换电路。CMOS电路的电源电压可选318V；而TTL电路的电源电压只能为5V。采用TTL的OC门实现电平转换。若电源电压不一致时也可选用OC门实现电平转换。2022-7-1192.CMOS门驱动TTL门（1）电平匹配 CMOS门电路作为驱动门，UOH5V，UOL0V；TTL门电路作为负载门，UIH2.0V，UIL0.8V。电平匹配是符合要求的。（2）电流不匹配 CMOS门电路4000系列系列最大允许灌电流为0.4mA，TTL门电路的IIS1.4 mA，CMOS4000系列驱动电流不足。2022-7-1110 （3）解决电流匹配问题 CMOS电路常用的是4000系列和54HC/74HC系列产品，后几位的序号不同，逻辑功能也不同。选用CMOS缓冲器 比如，CC4009的驱动电流可达4 mA。选用高速CMOS系列产品选用CMOS的54HC/74HC系列产品可以直接驱动TTL电路。2022-7-1111本章小结本章小结 门电路是构成各种复杂数字电路的基本逻辑单元，掌握各种门电路的逻辑功能和电气特性，对于正确使用数字集成电路是十分必要的。本章介绍了目前应用最广泛的TTL和CMOS两类集成逻辑门电路。在学习这些集成电路时，应把重点放在它们的外部特性上。外部特性包含两个内容，一个是输出与输入间的逻辑关系，即所谓逻辑功能；另一个是外部的电气特性，包括电压传输特性、输入特性、输出特性等。本章也讲一些集成电路内部结构和工作原理，但目的是帮助读者加深对器件外特性的理解，以便更好地利用这些器件。2022-7-11121、2-42、2-72022-7-1113MOS门电路：以MOS管作为开关元件构成的门电路。MOS门电路，尤其是CMOS门电路具有制造工艺简单、集成度高、抗干扰能力强、功耗低、价格便宜等优点，得到了十分迅速的发展。2022-7-11142.5.1 NMOS门电路门电路 NMOS门电路全部由N沟道MOSFET构成。NMOS有增强型和耗尽型二种，其中增强型NMOS应用较多。1NMOS反相器2022-7-1115 NMOS管的电路符号及转移特性 (a)电路符号 （b）转移特性D接正电源截止导通导通电阻相当小（1）NMOS管的开关特性 2022-7-1116 PMOS管的电路符号及转移特性 (a)电路符号 （b）转移特性D接负电源（2）PMOS管的开关特性 导通导通电阻相当小截止2022-7-11172NMOS门电路2022-7-11182.5.2 CMOS门电路门电路 MOS管有NMOS管和PMOS管两种。当NMOS管和PMOS管成对出现在电路中，且二者在工作中互补，称为CMOS管(意为互补)。MOS管有增强型和耗尽型两种。在数字电路中，多采用增强型。2022-7-1119 CMOS反相器 PMOS管负载管NMOS管驱动管 开启电压|UTP|=UTN，且小于VDD。1CMOS反相器的工作原理 （1）基本电路结构2022-7-1120 （2）工作原理 CMOS反相器 UIL=0V截止导通UOHVDD当uI=UIL=0V时，VTN截止，VTP导通，uO=UOHVDD 2022-7-1121 CMOS反相器 UIH=VDD截止UOL 0V当uI=UIH=VDD，VTN导通，VTP截止，uO=UOL0V导通2022-7-1122 （3）逻辑功能实现反相器功能（非逻辑）。（4）工作特点VTP和VTN总是一管导通而另一管截止，流过VTP和VTN的静态电流极小（纳安数量级），因而CMOS反相器的静态功耗极小。这是CMOS电路最突出的优点之一。2022-7-1123 CMOS反相器的电压传输特性和电流传输特性 3 电压传输特性和电流传输特性AB段：截止区i iD D为0BC段：转折区阈值电压UTHVDD/2转折区中点：电流最大CMOS反相器在使用时应尽量避免长期工作在BC段。CD段：导通区2022-7-11244.CMOS电路的优点 （1）微功耗。CMOS电路静态电流很小，约为纳安数量级。（2）抗干扰能力很强。输入噪声容限可达到VDD/2。（3）电源电压范围宽。多数CMOS电路可在318V的电源电压范围 内正常工作。（4）输入阻抗高。（5）负载能力强。CMOS电路可以带50个同类门以上。（6）逻辑摆幅大。（低电平0V，高电平VDD）2022-7-1125 负载管串联（串联开关）（1）CMOS或非门 驱动管并联（并联开关）CMOS或非门 A、B有高电平，则驱动管导通、负载管截止，输出为低电平。10截止导通2CMOS门电路2022-7-1126 该电路具有或非逻辑功能,即Y=A+B 当输入全为低电平，两个驱动管均截止，两个负载管均导通，输出为高电平。00截止导通12022-7-1127 CMOS与非门 该电路具有与非逻辑功能，即 Y=AB（2）CMOS与非门 负载管并联（并联开关）驱动管串联（串联开关）2022-7-1128 （1）电路结构C和C是一对互补的控制信号。由于VTP和VTN在结构上对称，所以图中的输入和输出端可以互换，又称双向开关。（3）CMOS传输门 CMOS传输门（a）电路 （b）逻辑符号2022-7-1129若 C=1（接VDD)、C=0（接地），当0uI(VDD|UT|)时，VTN导通；当|UT|uIVDD 时，VTP导通；uI在0VDD之间变化时，VTP和VTN至少有一管导通，使传输门TG导通。（2）工作原理（了解）若 C=0（接地)、C =1（接VDD），uI在0VDD 之间变化时，VTP和VTN均截止，即传输门TG截止。2022-7-1130 （3）应用举例 CMOS模拟开关 CMOS模拟开关：实现单刀双掷开关的功能。C=0时，TG1导通、TG2截止，uO=uI1；C=1时，TG1截止、TG2导通，uO=uI2。2022-7-1131 CMOS三态门(a)电路 (b)逻辑符号 当EN=0时，TG导通，F=A；当EN=1时，TG截止，F为高阻输出。CMOS三态门2022-7-11322022-7-1133型 号名 称主 要 功 能74LS00四2输入与非门 74LS02四2输入或非门 74LS04六反相器 74LS05六反相器OC门74LS08四2输入与门 74LS13双4输入与非门施密特触发74LS308输入与非门 74LS32四2输入或门 74LS644-2-3-2输入与或非门 74LS13313输入与非门 74LS136四异或门OC输出74LS365六总线驱动器同相、三态、公共控制74LS368六总线驱动器反相、三态、两组控制2022-7-1134型 号名 称主 要 功 能CC4001四2输入或非门 CC4011四2输入与非门 CC4030四异或门 CC4049六反相器 CC4066四双向开关 CC4071四2输入或门 CC4073三3输入与门 CC4077四异或非门 CC40788输入或/或非门 CC40862-2-2-2输入与或非门可扩展CC4097双8选1模拟开关 CC4502六反相器/缓冲器三态、有选通端2022-7-1135各种系列门电路的主要参数2022-7-11362022-7-1137CMOS门的特点？CMOS门使用时要特别注意什么？TTL门使用时要特别注意什么？CMOS门和TTL门的接口电路要考虑哪两个问题？第二章 门电路的学习重点是什么？2022-7-1138数字电路分类：组合逻辑电路和时序逻辑电路。组合逻辑电路:任意时刻的输出仅仅取决于当时的输入信号，而与电路原来的状态无关。本章内容提要小规模集成电路(SSI)构成组合逻辑电路的一般分析方法和设计方法。常用组合逻辑电路的基本工作原理及常用中规模集成（MSI）组合逻辑电路的逻辑功能、使用方法和应用举例。2022-7-11391.组合逻辑电路功能框图图中X1、X2、Xn为输入逻辑变量，Y1、Y2、Ym为输出逻辑变量，其输出与输入之间的逻辑函数关系可以描述为如下：2022-7-1140 组合逻辑电路在电路结构上一般由各种门电路组合而成，电路中不包含存储信号的记忆单元，也不存在输出到输入的反馈通路。2022-7-11411.分析的主要步骤如下：(1)由逻辑图写表达式；(2)化简表达式；(3)列真值表；(4)描述逻辑功能。3.1.2 组合逻辑电路的分析方法组合逻辑电路的分析方法小规模集成电路是指每片在十个门以下的集成芯片。所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。2022-7-11422.举例说明组合逻辑电路的分析方法 例3-1 试分析图3-1所示电路的逻辑功能。解：第一步：由逻辑图可以写输出F的逻辑表达式为：例3-1逻辑电路图BCACABF2022-7-1143 第二步：可变换为 F=AB+AC+BC 第三步：列出真值表如表3-1所示。F 例3-1真值表 第四步：确定电路的逻辑功能。由真值表可知，三个变量输入，只有两个及两个以上变量取值为1时，输出才为1。可见电路可实现多数表决逻辑功能。BCACABF2022-7-11442022-7-1145 解：为了方便写表达式，在图中标注中间变量，比如F1、F2和F3。SBABABABABAABBABAABBABABFAFFF)(1132ABABFC12022-7-1146 例3-2真值表该电路实现两个一位二进制数相加的功能。S是它们的和，C是向高位的进位。由于这一加法器电路没有考虑低位的进位，所以称该电路为半加器。根据S和C的表达式，将原电路图改画成图3-2（b）所示的逻辑图。图3-2（b）逻辑图2022-7-1147.组合逻辑电路的设计步骤：(1)分析设计要求，设置输入输出变量并逻辑赋值；(2)列真值表；(3)写出逻辑表达式，并化简；(4)画逻辑电路图。与分析过程相反，组合逻辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的最简单的逻辑电路。2022-7-11482.组合逻辑电路设计方法举例。例3-3 一火灾报警系统，设有烟感、温感和紫外光感三种类型的火灾探测器。为了防止误报警，只有当其中有两种或两种以上类型的探测器发出火灾检测信号时，报警系统产生报警控制信号。设计一个产生报警控制信号的电路。解：(1)分析设计要求，设输入输出变量并逻辑赋值；输入变量：烟感A、温感B，紫外线光感C；输出变量：报警控制信号Y。逻辑赋值：用1表示肯定，用0表示否定。2022-7-1149(2)列真值表；把逻辑关系转换成数字表示形式；例3-3真值表 (3)由真值表写逻辑表达式，并化简；化简得最简式：2022-7-1150 例3-3的逻辑电路图 (4)画逻辑电路图：用与非门实现，其逻辑图与例3-1相同。如果作以下变换：用一个与或非门加一个非门就可以实现，其逻辑电路图如图3-3所示。2022-7-11513.2 常用组合逻辑电路3.2.1 加法器和数值比较器3.2.2 编码器3.2.3 译码器3.2.4 数据选择器和数据分配器2022-7-11523.2.1 3.2.1 加法器和数值比较器加法器和数值比较器一、加法器的基本概念及工作原理一、加法器的基本概念及工作原理加法器加法器实现两个二进制数的加法运算实现两个二进制数的加法运算 1 1半加器半加器只能只能进进行本位加行本位加数数、被加、被加数数的加法的加法运运算而不考算而不考虑虑低位低位进进位。位。2022-7-1153BABABASABC 列出半加器的真值表：列出半加器的真值表：由真值表直接写出表达式由真值表直接写出表达式:2022-7-1154画出逻辑电路图。画出逻辑电路图。ABCS&=12022-7-1155ABBABABABBAABBAABABABABAS)()(ABBABAABABC如果想用与非门组成半加器，则将上式用代数法变如果想用与非门组成半加器，则将上式用代数法变换成与非形式：换成与非形式：由此画出用与非门组成的半加器和逻辑符号由此画出用与非门组成的半加器和逻辑符号&ABSCABSCCO2022-7-11562全加器全加器能同时进行本位数和相邻低位的进能同时进行本位数和相邻低位的进位信号的加法运算位信号的加法运算iA和iB分别是被加数和加数，1iC为相邻低位的进位，iS为本位的和，iC为本位的进位。2022-7-11572022-7-11581iii1iii1iii1iiiiCBACBACBACBAS1iii1iii1iii)()(CBACBACBA1iii1iii1iii1iiiiCBACBACBACBAC1i-iiii)C(BABA由真值表直接写出逻辑表达式，再经代数法化简和转换得：由真值表直接写出逻辑表达式，再经代数法化简和转换得：2022-7-1159=1=1ABSCiiiiCi-1&1COABiii-1CCiSiCI根据逻辑表达式画出全加器的逻辑电路图根据逻辑表达式画出全加器的逻辑电路图：2022-7-1160二、多位数加法器二、多位数加法器4位串行进位加法器位串行进位加法器iBCi-1iASiiCBC-10A00SBii-1CAiiSiC101ACB1SBii-1CAiiSiC212ACB2SBii-1CAiiSiC323ACB3SC32022-7-1161由图可以看出多位加法器是将低位全加器的由图可以看出多位加法器是将低位全加器的进位输出进位输出COCO接到高位的进位输入接到高位的进位输入CI.CI.因此，因此，任一位的加法运算必须在低一位的运算完成任一位的加法运算必须在低一位的运算完成之后才能进行，这种方式称为串行进位。这之后才能进行，这种方式称为串行进位。这种加法器的逻辑电路比较简单，但它的运算种加法器的逻辑电路比较简单，但它的运算速度不高。为此，可采用超前进位的加法器，速度不高。为此，可采用超前进位的加法器，使每位的进位只由加数和被加数决定，而与使每位的进位只由加数和被加数决定，而与低位的进位无关低位的进位无关。2022-7-1162 数值比较器：能够比较数字大小的电路。1.两个一位数A和B相比较的情况：(1)AB：只有当A=1、B=0时，AB才为真；(2)AB：只有当A=0、B=1时，AB才为真；(3)A=B：只有当A=B=0或A=B=1时，A=B才为真。ABYABYABYA=B000010101010100110012022-7-1163 74LS85的逻辑符号如果要比较两个多位二进制数A和B的大小？必须从高向低逐位进行比较。2.四位数值比较器74LS85级联输入 便于功能扩展 2022-7-1164输 入级 联 输 入输 出A3，B3A2，B2A1，B1A0，B0IABIAB IA=BFABFABFA=B 1 0 1 0 0 0 1 0 1 0A3=B31 0 1 0 0A3=B30 1 0 1 0A3=B3A2=B21 0 1 0 0A3=B3A2=B20 1 0 1 0A3=B3A2=B2A1=B11 0 1 0 0A3=B3A2=B2A1=B10 1 0 1 0A3=B3A2=B2A1=B1A0=B01 0 0 1 0 0A3=B3A2=B2A1=B1A0=B00 1 0 0 1 0A3=B3A2=B2A1=B1A0=B00 0 1 0 0 1A3=B3A2=B2A1=B1A0=B0 1 0 0 12022-7-11652022-7-1166简述SSI组合电路的分析步骤。2022-7-1167人们为解决实践上遇到的各种逻辑问题，设计了许多逻辑电路。然而，我们发现，其中有些逻辑电路经常、大量出现在各种数字系统当中。为了方便使用，各厂家已经把这些逻辑电路制造成中规模集成的组合逻辑电路产品。比较常用的有编码器、译码器、数据选择器、加法器和数值比较器等等。下面分别进行介绍。2022-7-1168生活中常用十进制数及文字、符号等表示事物。.2.2 .2.2 编码器编码器数字电路只能以二进制信号工作。用二进制代码表示文字、符号或者数码等特定对象的过程，称为编码。实现编码的逻辑电路，称为编码器。编码器译码器2022-7-1169对M个信号编码时，应如何确定位数N？N位二进制代码可以表示多少多少个信号？例：对101键盘编码时，采用几几位二进制代码？编码原则：N位二进制代码可以表示2N个信号，则对M个信号编码时，应由2N M来确定位数N。例：对101键盘编码时，采用了7位二进制代码ASC码。27128101。目前经常使用的编码器有普通编码器和优先编码器两种。2022-7-1170定义：任何时刻只允许输入一个有效编码请求信号，否则输出将发生混乱。举例：以一个三位二进制普通编码器为例，说明普通编码器的工作原理。普通编码器的方框图输入：八个信号（对象）I0I7（二值量）八个病房呼叫请求输出：三位二进制代码Y2Y1Y0称八线三线编码器对病房编码2022-7-1171 I0 I1 I2 I3 I4 I5 I6 I7Y2Y1Y0 编码器输入输出的对应关系设输入信号为1表示对该输入进行编码。任何时刻只允许输入一个编码请求表达式、电路图？其它输入取值组合不允许出现，为无关项。2022-7-1172 在优先编码器中，允许同时输入两个以上的有效编码请求信号。当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。优先级别的高低由设计者根据输入信号的轻重缓急情况而定。如根据病情而设定优先权。2022-7-1173 74LS148电路的功能表例：八线三线优先编码器74LS148 2022-7-1174 74LS148的逻辑功能描述：(1)编码输入端：逻辑符号输入端 上面均有“”号，这表示编码输入低电平有效。I0I7低电平有效允许编码，但无有效编码请求优先权最高2022-7-1175(2)编码输出端：从功能表可以看出，74LS148编码器的编码输出是反码。Y2、Y1、Y0 2022-7-1176 （3）选通输入端：只有在 =0时，编码器才处于工作状态；而在 =1时，编码器处于禁止状态，所有输出端均被封锁为高电平。SS禁止状态工作状态2022-7-1177允许编码，但无有效编码请求正在优先编码（4）选通输出端YS和扩展输出端YEX：为扩展编码器功能而设置。2022-7-1178 74LS148的逻辑符号 以上通过对74LS148编码器逻辑功能的分析，介绍了通过MSI器件逻辑功能表了解集成器件功能的方法。要求初步具备查阅器件手册的能力。不要求背74LS148的功能表。2022-7-1179 用74LS148接成的16线4线优先编码器 优先权最高(2)片无有效编码请求时才允许(1)片编码编码输出的最高位编码输出为原码2022-7-1180 3.2.3 3.2.3 译码器译码器2022-7-1181全班有42名同学，需几位二进制代码才能表示？为什么要用优先编码器？2022-7-1182译码：编码的逆过程，将编码时赋予代码的特定含义“翻译”出来。译码器：实现译码功能的电路。常用的译码器有二进制译码器、二-十进制译码器和显示译码器等。二进制代码原来信息编码对象编码译码2022-7-11831.二进制译码器二进制译码器 三位二进制译码器的方框图输入：二进制代码（N位），输出：2N个，每个输出仅包含一个最小项。输入是三位二进制代码、有八种状态，八个输出端分别对应其中一种输入状态。因此，又把三位二进制译码器称为3线8线译码器。2022-7-11841.74LS138的逻辑功能内部电路图负逻辑与非门译码输入端 S为控制端（又称使能端）S=1 译码工作 S=0 禁止译码，输出全1 1 321SSSS输出端)7,2,1,0(imSYii为便于理解功能而分析内部电路2022-7-1185 74LS138的功能表译中为0高电平有效低电平有效禁止译码译码工作2022-7-1186 74LS138的逻辑符号低电平有效输出三位二进制代码使能端2022-7-118774LS138的逻辑功能 三个译码输入端（又称地址输入端）A2、A1、A0，八个译码输出端 ，以及三个控制端（又称使能端）、。、，是译码器的控制输入端，当 =1、+=0(即 =1,和 均为0)时，GS输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平。S1S2S1S2S3S1S2S3S1S3S2Y0Y7S3321SSSS2022-7-1188 当译码器处于工作状态时，每输入一个二进制代码将使对应的一个输出端为低电平，而其它输出端均为高电平。也可以说对应的输出端被“译中”。74LS138输出端被“译中”时为低电平，所以其逻辑符号中每个输出端 上方均有“”符号。Y0Y7)7,2,1,0(imSYii2022-7-1189 2.应用举例 (1)功能扩展(利用使能端实现)用两片74LS138译码器构成4线16线译码器A3=0时，片工作，片禁止 A3=1时，片禁止，片工作扩展位控制使能端仿真仿真 2022-7-1190(2)实现组合逻辑函数F（A，B，C）)7,2,1,0,1(iSmmSYiii)70(),(imCBAFi比较以上两式可知，把3线8线译码器74LS138地址输入端（A2A1A0）作为逻辑函数的输入变量（ABC），译码器的每个输出端Yi都与某一个最小项mi相对应，加上适当的门电路，就可以利用译码器实现组合逻辑函数。2022-7-1191例3-4 试用74LS138译码器实现逻辑函数：解：因为)7,6,5,3,1(),(mCBAF765317653176531mmmmm)7,6,5,3,1(),(YYYYYmmmmmmCBAF)7,2,1,0(imYii则2022-7-1192 因此，正确连接控制输入端使译码器处于工作状态，将 、经一个与非门输出，A2、A1、A0分别作为输入变量A、B、C，就可实现组合逻辑函数。Y1YYYY76531)7,6,5,3,1(),(YYYYYmCBAF 例3-4电路图2022-7-11932.二二-十进制译码器十进制译码器 二十进制译码器的逻辑功能是将输入的BCD码译成十个输出信号。二十进制译码器74LS42的逻辑符号2022-7-1194 二-十进制译码器74LS42的功能表译中为0拒绝伪码2022-7-11953.显示译码器显示译码器在数字测量仪表和各种数字系统中，都需要将数字量直观地显示出来，一方面供人们直接读取测量和运算的结果，另一方面用于监视数字系统的工作情况。数字显示电路是数字设备不可缺少的部分。数字显示电路通常由显示译码器、驱动器和显示器等部分组成，如图3-12所示。2022-7-1196 数字显示电路的组成方框图 1.数字显示器件 数字显示器件是用来显示数字、文字或者符号的器件，常见的有辉光数码管、荧光数码管、液晶显示器、发光二极管数码管、场致发光数字板、等离子体显示板等等。本书主要讨论发光二极管数码管。2022-7-1197（1）发光二极管（LED）及其驱动方式 LED具有许多优点，它不仅有工作电压低(1.53V)、体积小、寿命长、可靠性高等优点，而且响应速度快(100ns)、亮度比较高。一般LED的工作电流选在510mA，但不允许超过最大值（通常为50mA）。LED可以直接由门电路驱动。2022-7-1198 图（a）是输出为低电平时，LED发光，称为低电平驱动；图（b）是输出为高电平时，LED发光，称为高电平驱动；采用高电平驱动方式的TTL门最好选用OC门。门电路驱动LED(a)低电平驱动 (b)高电平驱动mAVVFDIVVR10255R为限流电阻2022-7-1199 七段显示LED数码管(a)外形图 (b)共阴型 (c)共阳型 (2)LED数码管LED数码管又称为半导体数码管，它是由多个LED按分段式封装制成的。LED数码管有两种形式：共阴型和共阳型。公共阴极公共阳极高电平驱动低电平驱动2022-7-11100 七段数码管字形显示方式2七段显示译码器 （1）七段字形显示方式LED数码管通常采用图3-15所示的七段字形显示方式来表示0-9十个数字。2022-7-11101 74LS49的逻辑符号 （2）七段显示译码器灭灯控制端8421BCD码七段代码 七段显示器译码器把输入的BCD码，翻译成驱动七段LED数码管各对应段所需的电平。74LS49是一种七段显示译码器。2022-7-11102 74LS49的功能表8421BCD码禁止码灭灯状态2022-7-11103译码输入端：D、C、B、A，为为8421BCD码；七段代码输出端：abcdefg，某段输出为高电平时该段点亮，用以驱动高电平有效的七段显示LED数码管；灭灯控制端：IB，当IB=1时，译码器处于正常译码工作状态；若IB=0，不管D、C、B、A输入什么信号，译码器各输出端均为低电平，处于灭灯状态。利用IB信号，可以控制数码管按照要求处于显示或者灭灯状态，如闪烁、熄灭首尾部多余的0等。2022-7-11104 74LS49驱动LED数码管电路 图3-17是一个用七段显示译码器74LS49驱动共阴型LED数码管的实用电路。2022-7-11105 例例3.2.4 3.2.4 设计一个能显示设计一个能显示8 8位数字的显示系统，要求位数字的显示系统，要求能灭掉整数部分前面的能灭掉整数部分前面的0 0和小数部分尾部的和小数部分尾部的0 0，但小数，但小数点前后一位的数字点前后一位的数字0 0必须显示。必须显示。解 要能显示8位数字，需要8个数码管，8个数码管要由8个译码器驱动，显示译码器选择74LS48集成电路。因为整数部分前面的0要能灭掉，所以整数部分最高位的RBI0 0，当最高位的输入是00000000时，相应的字形0熄灭，同时输出RBO0 0。最高位的RBO要和次高位的RBI连接，这样，当最高位灭0时，次高位若输入的是0000，相应的字形0也会被灭掉，按此方法依次连接，这样直到第一个数字不是0时才显示。小数部分尾部的0要能灭掉，小数部分最低位的RBI0 0，RBO依次与相邻高位的RBI连接。小数点前后一位的数字0必须显示，故小数点前后一位的RBI1。具体连接如图3.2.20所示。2022-7-11106 例如从左到右译码器的输入为0000，0000，0100，0000，0000，0000，1000，0000，第一片、第二片、第八片的译码器工作在灭零状态，故相应3位输入的“0”被熄灭，显示系统显示的是40008。RBORBORBORBORBORBORBORBO2022-7-111072022-7-11108LED数码管有哪两种形式？高电平有效的七段显示译码器应驱动哪种LED数码管？2022-7-11109在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，叫做数据选择器，也称为多路选择器,其作用相当于多路开关。常见的数据选择器有四选一、八选一、十六选一电路。2022-7-11110以四选一数据选择器为例。(1)四选一数据选择器的逻辑电路图 四选一数据选择器电路地址输入端控制输入端数据输入端输出端)(),(3322110001DmDmDmDmSAAY2022-7-11111(2)四选一数据选择器的功能表 四选一数据选择器的功能表输 入输 出S A1 A0Y0 01 0 0D01 0 1D11 1 0D21 1 1D33001),(iiiDmSAAY)(),(3322110001DmDmDmDmSAAY2022-7-111122 八选一数据选择器八选一数据选择器74LS151三个地址输入端A2、A1、A0，八个数据输入端D0D7，两个互补输出的数据输出端Y和Y，一个控制输入端S。74LS151的逻辑符号 2022-7-11113 74LS151的功能表 禁止状态 工作状态 2022-7-11114 多路数据分配器的功能与数据选择器正好相反，它有一个数据源输入端和多个数据输出端，在地址信号的控制下，将一个源来的数据分配到某一个对应的输出端去。数据分配器的示意图如图3.2.24所示。要分配2n个通道，需要由n位地址码控制，地址码的不同取值组合控制数据通道的对应选通。如4路分配器需要由2位地址码控制，8路分配器需要由3位地址码控制，等等。3.数据分配器数据分配器2022-7-11115数据分配器的示意图如图数据分配器的示意图如图3.2.243.2.24所示所示。3.2.24数据分配器示意图2022-7-111164路数据分配器路数据分配器2022-7-11117二进制译码器实现数据分配二进制译码器实现数据分配 输入地 址输 出DA1 A0D0 D1 D2 D3DDDD0 00 00 10 11 01 01 11 1D 0 0 0 0 0 00 0 D 0 0 0 00 0 0 0 D 0 00 0 0 0 0 0 D表3.2.13 4路分配器的真值表 2022-7-1111874LS138图3.2.26 译码器作为数据分配器使用时的逻辑原理图 所以在数字系统中数据分配器虽应用广泛但不单独生产，一般由译码器特制构成。2022-7-111193 应用举例应用举例1.功能扩展 用两片八选一数据选择器74LS151，可以构成十六选一数据选择器。试回忆用两片38线译码器74LS138实现416线译码器的方法。利用使能端（控制端）。2022-7-11120 用74LS151构成十六选一数据选择器 扩展位接控制端A3=1时，片禁止，片工作A3=0时，片工作，片禁止 输出需适当处理（该例接或门）2022-7-11121)70(),(imCBAFi比较可知，表达式中都有最小项mi，利用数据选择器可以实现各种组合逻辑函数。3001),(iiiDmAAY70012),(iiiDmAAAY组合逻辑函数8选14选12022-7-11122例 试用八选一电路实现 解：将A、B、C分别从A2、A1、A0输入，作为输入变量，把Y端作为输出F。因为逻辑表达式中的各乘积项均为最小项，所以可以改写为ABCCBABCACBAF7530),(mmmmCBAF根据八选一数据选择器的功能，令2022-7-11123具体电路见图3-21：例3-5电路图D0=D3=D5=D7=1D1=D2=D4=D6=0S02022-7-11124A B CF0 0 010 0 100 1 000 1 111 0 001 0 111 1 001 1 11真值表对照法注意变量高低位顺序！2022-7-11125 3.部分常用的MSI组合逻辑电路的型号、名称和主要功能表表2-142022-7-11126型 号名 称主 要 功 能74LS14710线-4线优先编码器 74LS1488线-3线优先编码器 74LS1498线-8线优先编码器 74LS424线-10线译码器BCD输入74LS1544线-16线译码器 74LS46七段显示译码器BCD输入、开路输出74LS47七段显示译码器BCD输入、开路输出74LS48七段显示译码器BCD输入、带上拉电阻74LS49七段显示译码器BCD输入、OC输出74LS15016选1数据选择器反码输出74LS1518选1数据选择器原、反码输出74LS153双4选1数据选择器 74LS2518选1数据选择器原、反码输出，三态74LS854位数值比较器 74LS8668位数值比较器 2022-7-11127型 号名 称主 要 功 能CC4014710线-4线优先编码器BCD输出CC45328线-3线优先编码器 CC4555双2线-4线译码器 CC45144线-16线译码器有地址锁存CC4511七段显示译码器锁存输出、BCD输入CC4055七段显示译码器BCD输入、驱动液晶显示器CC4056七段显示译码器BCD输入、有选通、锁存CC4519四2选1数据选择器 CC45128路数据选择器 CC40634位数值比较器 CC4014710线-4线优先编码器BCD输出2022-7-111282022-7-11129十六选一的数据选择器应有怎样的输入、输出、选择、控制端？如何用两片八选一数据选择器构成十六选一数据选择器？如何利用八选一数据选择器实现三变量组合逻辑函数？2022-7-11130 随着中规模集成组合逻辑电路的不断发展，使得许多功能的组合逻辑电路可直接使用中规模集成电路来实现。这不仅可以缩小电路的体积、减少连线、降低成本、提高电路的可靠性，而且使电路的设计工作变得十分简便。目前使用较多的中规模集成电路有数据选择器、译码器和全加器等。2022-7-111311 1要设计电路的变量数与数据选择器的地址数目相等 在这种情况下，可在数据选择器的地址输入端输入函数的变量，在数据输入端输入1 1或0 0，以控制与之对应的最小项在函数表达式中是否出现。数据输入端输入的是1 1，对应的最小项出现；数据输入端输入的是0 0，对应的最小项不出现。根据这一原则，从而可构成不同的功能的组合逻辑电路。2022-7-11132 2022-7-111332022-7-111342 2 要设计电路的逻辑函数的变量数多于数据选择器的地址数目 在这种情况情况下，就要将逻辑函数的多余的变量分离出来，一般是分离从排在后面的变量。2022-7-111352022-7-11136 3 3用数据选择器设计组合逻辑电路的步骤：(1)写出要设计的逻辑函数的最小项表达式。l 根据设计要求列出逻辑函数的真值表，由真值表直接写出逻辑函数的最小项表达式，无需化简。l 若设计要求给出了逻辑函数，可将逻辑函数表达式直接变换成最小项表达式。(2)根据逻辑函数包含的变量数，选定数据选择器，一般含有n变量的逻辑函数，可选择2n或2n-1选1数据选择器。若规定使用的数据选择器不能达到设计要求，可将数据选择器扩展使用。(3)列出所选数据选择器的输出函数表达式。(4)将要设计的逻辑函数表达式和数据选择器的输出函数表达式进行对照比较，确定地址输入端的输入信号和数据输入端的输入信号，使两函数对应相等。(5)按照上一步中确定的输入信号连接电路，画出电路连线图。2022-7-111373.3.2 3.3.2 用译码器设计组合逻辑电路用译码器设计组合逻辑电路 用译码器设计组合逻辑电路的一般步骤：l 写出逻辑函数的最小项表达式，根据需要可变换成与或表达式。l 根据函数包含的最小项选择合适的译码器，译码器的输入端数须和逻辑函数的变量数相等，且通常是选择二进制译码器，因为二进制译码器的输出端才能产生输入变量的所有最小项。l 确定译码器的输入变量，并用译码器的输出信号表示所要设计电路的逻辑函数。按照译码器的输出信号表示的设计电路的逻辑函数表达式，画出译码器的连线图。2022-7-111382022-7-111392022-7-11140 333 用全加器设计组合逻辑电路1 1用全加器实现代码转换 用全加器组成某两种BCD码之间的转换电路时，首先要分析两种BCD码之间的关系，找出它们之间的转换规律。下面以8421BCD码转换成余三码为例，说明用全加器实现代码转换的方法。例3.3.7 试用全加器设计一个能将8421BCD码转换成余三码的代码转换器。解（1）分析题意，列出真值表。题目要求设计的代码转换器，输入信号是8421BCD码，输出信号是余三码。可列出它的真值表如表3.3.2所示。2022-7-11141表表3.3.2 3.3.2 例例3.3.73.3.7真值表真值表 输 入输 出 A3 A2 A1 A0Y3 Y2 Y1 Y00 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 00 0 1 10 0 1 10 1 0 00 1 0 00 1 0 10 1 0 10 1 1 00 1 1 00 1 1 10 1 1 11 0 0 01 0 0 01 0 0 11 0 0 10 0 1 10 0 1 10 1 0 00 1 0 00 1 0 10 1 0 10 1 1 00 1 1 00 1 1 10 1 1 11 0 0 01 0 0 01 0 0 11 0 0 11 0 1 01 0 1 01 0 1 11 0 1 11 1 0 01 1 0 02022-7-11142（4）画出连线图，如图3.3.7所示。由例3.3.7可知，若某一逻辑函数的输出恰好等于输入代码表示的数值加上另外一个常量或是由用一组输入变量组成的代码时，使用全加器设计电路往往十分方便。74LS138图图3.3.7 3.3.7 例例3.3.73.3.7电路连线图电路连线图 2022-7-11143第第4 4章章 时序逻辑电路时序逻辑电路 4.1.14.1.1 基本基本RS触发器触发器2022-7-111441.1.与非门实现的基本与非门实现的基本RS触发器触发器2022-7-11145MSI组合逻辑电路的分析特点？步骤？2022-7-11146 本章主要介绍了几种常用触发器的电路结构、工作原理、逻辑功能及不同逻辑功能触发器之间实现逻辑功能转换的简单方法，并通过两种典型的时序逻辑电路寄存器和计数器的分析介绍了时序逻辑电路的一般分析方法。最后以同步计数器为例讲述了同步时序逻辑电路的设计方法。2022-7-11147触发器概述触发器概述触发器是构成时序逻辑电路的基本单元电路。触发器具有记忆功能，能存储一位二进制数码。触发器有三个基本特性：（1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态；（2）外触发下，两个稳态可相互转换（称翻转）；（3）有两个互补输出端。以下按触发器的电路结构、触发方式、逻辑功能分别进行介绍。2022-7-11148 触发器的分类：按逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和T触发器等。按触发方式不同：电平触发器、边沿触发器和主从触发器等。按电路结构不同：基本RS触发器，同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。触发器的逻辑功能触发器的逻辑功能 触发器的逻辑功能通常用功能表、时序图、状态转换表、特性方程和状态转换图表示。2022-7-11149与非门组成的基本RS触发器（a）逻辑电路 （b）逻辑符号 1状态：Q1、Q 0 0状态：Q0、Q 1Reset为置0端（或复位端）Set为置1端（或置位端）非号“”：表示低电平有效表 示 低 电平有效1.电路组成及逻辑符号 1.1.与非门实现的基本与非门实现的基本RS触发器触发器 2022-7-111502.工作原理(仿真运行图41)与非门组成的基本RS触发器的功能表3.功能表 2022-7-111514状态转换表（特性表）现态：指触发器输入信号变化前的状态，用Qn表示；次态：指触发器输入信号变化后的状态，用Qn+1表示。特性表：次态Qn+1与输入信号和现态Qn之间关系的真值表。与非门组成的基本RS触发器的状态转换表 2022-7-11152通常用虚线或阴影表示触发器处于不定状态。2022-7-11153触发器的不定状态有两种含义：一、Q=Q=1时，触发器既不是0状态，也不是1状态；二、R、S 同时从0回到1时，触发器的新状态不能预先确定。2022-7-111542.2.或非门组成的基本或非门组成的基本RS触发器触发器 或非门组成的基本RS触发器（a）逻辑电路 （b）逻辑符号 2022-7-11155或非门组成的基本RS触发器的状态转换表 2022-7-111563.3.应用举例应用举例 利用基本RS触发器的记忆功能消除机械开关振动引起的干扰脉冲。机械开关 （a）电路 (b)输出电压波形2022-7-11157 利用基本RS触发器消除机械开关振动的影响（a）电路 （b）电压波形2022-7-11158思考题：基本RS触发器如何实现了记忆功能？2022-7-11159同步触发器概述同步触发器概述 基本RS触发器的触发方式（动作特点）：逻辑电平直接触发。（由输入信号直接控制）在实际工作中，要求触发器按统一的节拍进行状态更新。措施：同步触发器（时钟触发器或钟控触发器）：具有时钟脉冲CP控制的触发器。该触发器状态的改变与时钟脉冲同步。CP：控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。同步触发器的状态更新时刻：受CP输入控制。触发器更新为何种状态：由触发输入信号决定。2022-7-11160触发器有什么特点？请画出与非门实现的基本触发器的电路图。请列出基本触发器的功能表。什么叫现态？次态？基本RS触发器的触发方式？2022-7-111614.14.1.2 同步同步RS触发器触发器1.电路组成及逻辑符号同步RS触发器 （a）逻辑电路 （b）逻辑符号 在CP=0期间，G3、G4被封锁，触发器状态不变。在CP=1期间，由R和S端信号决定触发器的输出状态。结论：触发器的动作时间是由时钟脉冲CP控制的。触发方式：电平触发方式 只有CP=1时（高电平有效），触发器的状态才由输入信号R和S来决定。2022-7-111622.工作原理(仿真运行图46)3.功能表（在CP=1期间有效）现态：CP脉冲作用前触发器的原状态，用Qn表示；次态：CP脉冲作用后触发器的新状态，用Qn+1表示。同步RS触发器功能表R为高电平有效触发 S为高电平有效触发 R、S不允许同时有效2022-7-111634.工作波形（又称为时序图，）同步RS触发器的时序图 2022-7-111645.同步触发器的空翻同步触发器在一个CP脉冲作用后，出现两次或两次以上翻转的现象称为空翻。同步RS触发器的空翻现象 下面介绍几种能克服空翻的触发器。2022-7-111654.1.34.1.3 主从主从RS触发器触发器 1.电路组成及逻辑符号 主从RS触发器 （a）逻辑电路 （b）逻辑符号 主触发器：同步RS触发器（FF2），其状态由输入信号决定 从触发器：同步RS触发器（FF1），其状态由主触发器的状态决定 表示触发器靠CP下降沿触发 表 示 主 从触发方式 2022-7-111662.工作原理(仿真运行图49)（1）当CP=1时，从触发器FF1的输出状态保持不变，主触发器FF2的输出状态由R和S来决定。（2）当CP由1跳到0时（或称CP脉冲下降沿到来时），主触发器FF2的输出状态保持不变，从触发器FF1的输出状态由FF2的状态决定。此时，由于CP=0，输入信号R和S被封锁。可知，主从触发器分两步工作：第一步，CP=1期间，主触发器的输出状态由输入信号R和S的状态确定，从触发器的输出状态保持不变。第二步，当CP从1变为0时，主触发器的输出状态送入从触发器中，从触发器的输出状态由主触发器当时的状态决定。在CP=0期间，由于主触发器的输出状态保持不变，因而受其控制的从触发器的状态也保持不变。触发方式：主从触发方式（CP下降沿有效）。主从触发器状态的更新只发生在CP脉冲的下降沿，触发器的新状态由CP脉冲下降沿到来之前的R、S信号决定。优点：克服了空翻，提高了工作的可靠性。2022-7-111673.功能表（只在CP从1变为0时有效）主从RS触发器功能表 S和R都为高电平有效触发 功能与同步RS触发器完全相同。2022-7-111684.工作波形（又称为时序图，）主从RS触发器的时序图 2022-7-11169 RS触发器状态转换表 状态转换表是表示触发器的现态Qn、输入信号和次态Qn+1之间转换关系的表格。5.状态转换表S RQnQn+1000 00101010 10100101 001111 11 101R有效置0 S有效置1 R、S不允许同时有效R、S同时无效保持2022-7-111706.特性方程（又称为状态方程）由状态转换表得到Qn+1的状态转换卡诺图。RS触发器的Qn+1卡诺图 进一步可写出Qn+1的表达式。S RQnQn+1000 00101010 10100101 001111 11 101约束条件，表示不允许将R、S同时取为1 2022-7-111717.状态转换图 RS触发器的状态转换图 状态转换图：表示触发器状态转换的图形。它是触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号（R、S）提出的要求。两个圆圈表示状态0和1 箭头表示状态转换的方向 在箭头旁边用文字或符号表示实现转换所必备的条件 2022-7-111724.1.44.1.4 主从主从JK触发器触发器 JK触发器的逻辑符号（a）下降沿触发 （b）上升沿触发 JK触发器是一种多功能触发器，在实际中应用很广。JK触发器是在RS触发器基础上改进而来，在使用中没有约束条件。常见的JK触发器有主从结构的，也有边沿型的。逻辑图2022-7-111732.状态转换表 1.功能表 JK触发器功能表 JK触发器状态转换表 2022-7-111743.特性方程4.状态转换图 JK触发器的状态转换图 2022-7-111755.时序图（以CP下降沿触发的JK触发器为例）JK触发器的时序图 2022-7-11176 集成JK触发器74LS112(a)外引脚图 (b)逻辑符号 常用的有74LS112、CC4027等。74LS112为负边沿触发的双JK触发器。SD、RD分别为异步置1端和异步置0端，均为低电平有效。（1）.74LS112的外引脚图和逻辑符号 6.集成JK触发器2022-7-11177（2）.逻辑功能 74LS112的功能表 2022-7-11178（3）.时序图 74LS112的时序图2022-7-111794.1.5 D触发器触发器1.1.D触发器的基本组成和基本功能描述触发器的基本组成和基本功能描述2022-7-111801.1.D触发器的基本组成和基本功能描述触发器的基本组成和基本功能描述(1)组成及符号 D触发器的类型很多，类型不同组成和符号也不相同。这里首先用一个下降沿触发方式的JK触发器转换成D触发器来说明D触发器的逻辑功能，把JK触发器的J端通过非门接到 K端，即K=就构成D触发器。由于JK触发器是下降沿触发，所以构成的D触发器也是下降沿触发。如图4.1.16（a）为逻辑图，（b）为逻辑符号。2022-7-11181(2)工作原理D=0时，相当于JK触发器J=0，K=1，触发器置0。D=1时，相当于J=1、K=0，触发器置1。所以D触发器在CP控制下，具有置0和置1的逻辑功能，CP为下降沿有效。用特性方程来描述：Qn+1=D。D触发器的状态表，状态图，时序图分别如表4