DDR原理简介及相关测试学习教案

会计学1DDR原理简介及相关原理简介及相关(xinggun)测试测试第一页，共31页。一 DDR原理(yunl)简介DDR SDRAM 全称为 Double Data Rate SDRAM， 中文名为“双倍数据流 SDRAM”。 DDR SDRAM 在原有的 SDRAM 的基础上改进而来。下图即为简单(jindn)的DDR的数据传递方式。第1页/共30页第二页，共31页。Input and output function descriptionDDR2第2页/共30页第三页，共31页。Input and output function descriptionDDR2第3页/共30页第四页，共31页。Bank：Bank表示一个存储阵列。在对一个存储单元进行寻址的时候，首先制定一个行地址，再制定一个列地址然后对其进行读写操作。Page:对于Bank里面(lmin)的每一行的存储单元的总和即叫做Page。 28colbitsPageORGCOLBITS: the number of column address bitsORG: the number of I/O (DQ) bits第4页/共30页第五页，共31页。在DDR2初始化时候(sh hou)首先需要进行MRS (Mode Register Set )以及EMRS (Extended Mode Register Set )的配置。其中MRS 主要是对CAS latency, burst length, burst sequence, test mode, DLL reset, WR and various vendor specific options 实现DDR2的各种应用。EMRS主要是对DLL disable function, driver impedance, additive CAS latency, ODT (On Die Termination), single-ended strobe, and OCD(off chip driver impedance adjustment)。第5页/共30页第六页，共31页。CAS Latency: CAS潜伏期。CAS为列地址选通脉冲，在列地址确定(qudng)之后就可以传输数据，但是仍需要经过一段时间才会有数据发出，这段间隔的时间即为CAS潜伏期，简写为CL。Additive Latency:简称AL。在RAS命令之后会立即执行CAS命令，CAS命令发出到被设备执行的时间则成为AL。延时参数越小，内存运行速度越快，但是有的内存不能运行较低的延时，可能会丢失数据RL：Read Latency WL: Write Latency. RL=AL+CL. WL=RL-1第6页/共30页第七页，共31页。Burst Length:突发长度(chngd)。简称为BL，Burst模式是数据连续传输的方式，连续传输周期的数量就是突发长度(chngd)BL。第7页/共30页第八页，共31页。DM(DATA Mask)即为数据屏蔽。前面所提的数据传输的突发长度，如果连续写入数据其中有不需要的数据，就是通过DM信号来对其进行屏蔽。1个DM信号对应(duyng)8个数据位(DQ)，当DM为高电平时，则同一DQS/DQS#触发的数据被屏蔽。第8页/共30页第九页，共31页。Precharge operation:预充电操作。预充电就是在对某一行进行完读写操作后，要对另一行进行寻址，就需要将原来的有效行关闭，重新发送(f sn)行列地址，因此precharge命令就是关闭现有的工作行并开始新的行操作。Precharge命令在Clock的上升沿被触发，条件为CS, RAS and WE are LOW and CAS is HIGH 。Precharge可以对一个Bank进行操作或者对所有的Bank进行同步操作，具体的设定通过A10,BA0,BA1,BA2来实现第9页/共30页第十页，共31页。从Read到Precharge命令的最小时间为AL + BL/2 + max(RTP, 2) - 2 CLKPrecharge命令必须在tRAS满足之后才能执行。同时read到precharge的最小时间还需要满足=tRTP。tRTP:在Read命令后，从Clock的上升沿到最后的四位预读取的时间就是(jish)tRTP (Read to Precharge)tRAS:DDR行有效至有效预充电的最短时间叫做tRAS.tRP:在发出Precharege命令之后还需要经过一段时间才允许发送RAS行有效命令打开新的工作行，这段时间被称为tRP。tRP越小，DDR运行速度越快。从Write到Precharge命令的最小时间为WL + BL/2 + tWR在DDR进行写的时候，从Burst write完成到Precharge命令执行的时间被称为tWRPrecharge operation第10页/共30页第十一页，共31页。Precharge operationRead to PrechargeWrite to Precharge第11页/共30页第十二页，共31页。Auto Precharge operation当A10设定为高的情况(qngkung)下， Auto Precharge operation被使能。当Read命令后，在大于tRAS和tRTP被满足的条件下，在Read命令AL + BL/2的周期的CLK的边沿触发时出开始进行Auto Precharge。当Write命令后，在大于tWR满足的情况(qngkung)下，在CLK的边沿触发时开始Auto Precharge第12页/共30页第十三页，共31页。ODTOn Die TerminationOn Die Termination功能即可以对DQ, DQS/DQS, RDQS/RDQS, and DM的终端电阻进行(jnxng)开关，可以改善信号完整性。ODT通过EMRS来进行(jnxng)控制第13页/共30页第十四页，共31页。Refresh operation当 CLK的边沿触发到CS, RAS and CAS LOW and WE HIGH，Chip开始(kish)进入Refresh operation，在Refresh之前所有的Bank都必须被预充电，从预充电命令到Refresh命令执行的时间必须大于tRP。从一个refresh命令到另一个refresh命令的时间要大于tRFC (Refresh周期)，第14页/共30页第十五页，共31页。Self Refresh operationSelf Refresh Command(SRC)可以在其他的系统关闭电源的情况下保持(boch)DDR中的数据，且此时也不需要外部时钟。 CS, RAS, CAS and CKE 保持(boch)LOW with，WE HIGH 时在CLK的边沿触发SRC，此时ODT必须关闭.在进入Self Refresh模式后，除了CKE信号其他信号都不需要关注，但是电源必须稳定。在推迟Self Refresh模式之前必须保证外部时钟已经稳定第15页/共30页第十六页，共31页。二二 DDR EA量测量测Recommended DC operation conditionsDDR 3DDR 2第16页/共30页第十七页，共31页。AC and DC input Logic level for single-ended signals-DDR2第17页/共30页第十八页，共31页。AC and DC input Logic level for single-ended signals/Differential signalsDDR3第18页/共30页第十九页，共31页。VIH(AC), VIH(DC), VIL(AC) and VIL(DC)都受Vref的影响，Vref也有AC/DC之分，对于VIH(AC), VIH(DC), VIL(AC) and VIL(DC)计算式中的Vref应该被理解(lji)为Vref(DC).如下图所示。第19页/共30页第二十页，共31页。Differential Cross point voltage-DDR2Cross point voltage是指CLK/CL# DQS/DQS# 交叉点处的电压值，实际的测试值到VDD/2处的值标示(bio sh)为Vix(input signal)/Vox(output signal). CLK/CLK# ,DQS/DQS#,LDQS LDQS#,UDQS UDQS#的Vix,Vid须满足如下SPEC的要求第20页/共30页第二十一页，共31页。Differential Cross point voltage-DDR3Cross point voltage是指CLK/CL# DQS/DQS# 交叉点处的电压值，实际的测试值到VDD/2处的值标示为Vix.如下图所示。CLK/CLK# 和DQS/DQS#的Vix必须满足(mnz)SPEC的要求第21页/共30页第二十二页，共31页。Setup time and Hold up timeSetup time: 接收端需要数据提前于时钟沿稳定(wndng)存在的时间Hold time:数据信号在被时钟触发后保持的时间定义(dngy)：Address and control setup time(tIS) Address and control hold time(tIH)Data and DM setup time (tDS)Data and DM hold time (tDH)第22页/共30页第二十三页，共31页。Setup time and Hold up time SPEC for DDR2注：tIS(base),tIH(base)的值为当CLK/CLK#的Diff slew rate为2V/ns, adress/CMD的slew rate为1V/ns的时候(sh hou)的基本值 tDS(base),tDH(base)的值为当DQS/DQS#的Diff slew rate为2V/ns, DQ的single-end slew rate为1V/ns的时候(sh hou)的基本值第23页/共30页第二十四页，共31页。Setup time and Hold up time derating values for DDR2()()()tIStIS basetIStIHtIH basetIHtDStDS basetDStDHtDH basetDH对于实际(shj)的setup time和hold time参照的SPEC的值因如右边公式其中的derating值应按照(nzho)实际量测的slew rate值从下表查出第24页/共30页第二十五页，共31页。Setup time and Hold up time SPEC for DDR3注：tIS(base),tIH(base)的值为当CLK/CLK#的Diff slew rate为2V/ns, adress/CMD的slew rate为1V/ns的时候(sh hou)的基本值 tDS(base),tDH(base)的值为当DQS/DQS#的Diff slew rate为2V/ns, DQ的single-end slew rate为1V/ns的时候(sh hou)的基本值第25页/共30页第二十六页，共31页。Setup time and Hold up time derating values for DDR3()()()tIStIS basetIStIHtIH basetIHtDStDS basetDStDHtDH basetDH对于(duy)实际的setup time和hold time参照的SPEC的值因如右边公式其中(qzhng)的derating值应按照实际量测的slew rate值从下表查出第26页/共30页第二十七页，共31页。Single-ended signals Slew rateSlew rate即为信号上升(shngshng)和下降时的斜率值。Slew rate又分为Setup time时的上升和下降and Hold time时的上升及下降。具体(jt)的定义如下表所示第27页/共30页第二十八页，共31页。Single-ended signals Slew rateSlew rate in Hold timeSlew rate in Setup time第28页/共30页第二十九页，共31页。对于(duy)CLK/CLK#的量测还应包括low pulse width(tCL)，High pulse width(tCH), period(tCK), Jitter(tJIT)第29页/共30页第三十页，共31页。感谢您的观看感谢您的观看(gunkn)。第30页/共30页第三十一页，共31页。