资源描述
模拟电路1、基尔霍夫定律的内容是什么？基尔霍夫定律（Kirchhoff Law）基尔霍夫电流定律 （KCL）：对任一集总参数电路中的任一节点，在任一瞬间，流出该节点的所有电流的代数和恒为零。基尔霍夫电压定律（KVL）：对任一集总参数电路中的任一回路，在任一瞬间，沿此回路的各段电压的代数和恒为零。2、平板电容公式 C=S/4kd 3、三极管曲线特性：三极管外部各极电压和电流的关系曲线，称为三极管的特性曲线，又称伏安特性曲线。它不仅能反映三极管的质量与特性，还能用来定量地估算出三极管的某些参数，是分析和设计三极管电路的重要依据。对于三极管的不同连接方式，有着不同的特性曲线。应用最广泛的是共发射极电路，其基本测试电路如图Z0118所示，共发射极特性曲线可以用描点法绘出，也可以由晶体管特性图示仪直接显示出来。 一、输入特性曲线:在三极管共射极连接的情况下，当集电极与发射极之间的电压UBE 维持不同的定值时，UBE和IB之间的一簇关系曲线，称为共射极输入特性曲线，如图Z0119所示。输入特性曲线的数学表达式为： IBf（UBE）| UBE = 常数 GS0120 GS0121由图Z0119 可以看出这簇曲线，有下面几个特点： （1）UBE = 0的一条曲线与二极管的正向特性相似。这是因为UCE = 0时，集电极与发射极短路，相当于两个二极管并联，这样IB与UCE 的关系就成了两个并联二极管的伏安特性。 （2）UCE由零开始逐渐增大时输入特性曲线右移，而且当UCE的数值增至较大时（如UCE1V），各曲线几乎重合。这是因为UCE由零逐渐增大时，使集电结宽度逐渐增大，基区宽度相应地减小，使存贮于基区的注入载流子的数量减小，复合减小，因而IB减小。如保持IB为定值，就必须加大UBE ，故使曲线右移。当UCE 较大时（如UCE 1V），集电结所加反向电压，已足能把注入基区的非平衡载流子绝大部分都拉向集电极去，以致UCE再增加，IB 也不再明显地减小，这样，就形成了各曲线几乎重合的现象。 （3）和二极管一样，三极管也有一个门限电压V，通常硅管约为0.50.6V，锗管约为0.10.2V。 二、输出特性曲线输出特性曲线如图Z0120所示。测试电路如图Z0117。输出特性曲线的数学表达式为： 由图还可以看出，输出特性曲线可分为三个区域： （1）截止区：指IB=0的那条特性曲线以下的区域。在此区域里，三极管的发射结和集电结都处于反向偏置状态，三极管失去了放大作用，集电极只有微小的穿透电流IcEO。 （2）饱和区：指绿色区域。在此区域内，对应不同IB值的输出特性曲线簇几乎重合在一起。也就是说，UCE较小时，Ic虽然增加，但Ic增加不大，即IB失去了对Ic的控制能力。这种情况，称为三极管的饱和。饱和时，三极管的发射给和集电结都处于正向偏置状态。三极管集电极与发射极间的电压称为集一射饱和压降，用UCES表示。UCES很小，通常中小功率硅管UCES0.5V；三极管基极与发射极之间的电压称为基一射饱和压降，以UCES表示，硅管的UCES在08V左右。 OA线称为临界饱和线（绿色区域右边缘线），在此曲线上的每一点应有|UCE| = |UBE|。它是各特性曲线急剧拐弯点的连线。在临界饱和状态下的三极管，其集电极电流称为临界集电极电流，以Ics表示；其基极电流称为临界基极电流，以IBS表示。这时Ics与IBS 的关系仍然成立。 （3）放大区：在截止区以上，介于饱和区与击穿区之间的区域为放大区。在此区域内，特性曲线近似于一簇平行等距的水平线，Ic的变化量与IB的变量基本保持线性关系，即Ic=IB，且Ic IB ，就是说在此区域内，三极管具有电流放大作用。此外集电极电压对集电极电流的控制作用也很弱，当UCE1 V后，即使再增加UCE，Ic 几乎不再增加，此时，若IB 不变，则三极管可以看成是一个恒流源。 在放大区，三极管的发射结处于正向偏置，集电结处于反向偏置状态。4、描述反馈电路的概念，列举他们的应用。反馈：是将放大器输出信号(电压或电流)的一部分或全部,回授到放大器输入端与输入信号进行比较(相加或相减),并用比较所得的有效输入信号去控制输出,这就是放大器的反馈过程.凡是回授到放大器输入端的反馈信号起加强输入原输入信号的,使输入信号增加的称正反馈.反之则反.按其电路结构又分为:电流反馈电路和电压反馈电路.正反馈电路多应用在电子振荡电路上,而负反馈电路则多应用在各种高低频放大电路上.因应用较广,所以我们在这里就负反馈电路加以论述.反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。电压负反馈的特点：电路的输出电压趋向于维持恒定。电流负反馈的特点：电路的输出电流趋向于维持恒定。5、放大电路的频率补偿的目的是什么，有哪些方法？补偿后的波特图。频率补偿是采用一定的手段改变集成运放的频率响应，产生相位和频率差的消除。使反馈系统稳定的主要方法就是频率补偿.常用的办法是在基本电路或反馈网络中添加一些元件来改变反馈放大电路的开环频率特性(主要是把高频时最小极点频率与其相近的极点频率的间距拉大),破坏自激振荡条件,经保证闭环稳定工作,并满足要求的稳定裕度,实际工作中常采用的方法是在基本放大器中接入由电容或RC元件组成的补偿电路,来消去自激振荡.差分放大电路，对共模信号有很强的抑制作用。在参数完全对称的情况下，共模输出为零。差分放大电路，又叫差动放大电路，就是当两个输入Ui1和Ui2之间有差别（即变化）输出电压才有变化。也就是说在静态时，uo=0。（长尾式的差分放大电路）虽然差分放大电路用了两只晶体管，但确相当于单管放大。它是以牺牲一支晶体管为代价，来换取低温漂。 6、怎样的频率响应算是稳定的，如何改变频响曲线。答：右半平面无极点，虚轴无二阶以上极点。7、基本放大电路种类，优缺点，特别是广泛采用差分结构的原因。基本放大电路种类：电压放大器，电流放大器，互导放大器和互阻放大器共射放大电路具有较高的放大倍数；输入和输出信号相位相反；输入电阻不高；输出电阻取决于Rc的数值。若要减小输出电阻，需要减小Rc的阻值，这将影响电路的放大倍数。 共集电极电路电压放大倍数小于1；输入和输出信号同相；输入电阻较高，信号源内阻不很低时仍可获取较大输入信号；输出电阻较小，所以带负载能力较强。因此，它多用于输入级或输出级。对由于衬底耦合产生的输入共模噪声有着抑制作用8、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。9、画差放的两个输入管。10、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。11、用运算放大器组成一个10倍的放大器。12、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的 rise/fall时间。13、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路14、给出一个差分运放，如何相位补偿，并画补为高通滤波器，何为低通滤波器。当RC=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用CMOS可直接驱动TTL;加上拉后,TTL可驱动CMOS. 11、如何解决亚稳态。亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。有如下几种方法：1 降低系统时钟 2 用反应更快的FF 3 引入同步机制，防止亚稳态传播4 改善时钟质量，用边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。12、IC设计中同步复位与 异步复位的区别。同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。 异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、Moore与Mealy状态机的特征。moore状态机其次态有现态和输入共同决定是他们的函数，其输出和输入没有关系，有现态唯一决定，也就是说一个现态有一个唯一的输出。mealy状态机的次态和moore状态机一样有现态和输入共同决定，但是他的输出不但与现在有关还和输入有关，输出有现在和输入共同决定，是他们的函数。也就是说一个现态根据不同的输入会有不会的输出。14、多时域设计中,如何处理信号跨时域。不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。 跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。Delay T+T2max,T3holdT1min+T2min17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。 T+TclkdealyTsetup+Tco+Tdelay; TholdTclkdelay+Tco+Tdelay;18、说说静态、动态时序模拟的优缺点。静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。22、卡诺图写出逻辑表达式。23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。卡诺图化简：一般是四输入，记住00 01 11 10顺序，0 1 3 24 5 7 612 13 15 148 9 11 1024、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。unCoxW/L?27、用mos管搭出一个二输入与非门。28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。30、画出CMOS的图，画出tow-to-one mux gate。31、用一个二选一mux和一个inv实现异或。input a,b;output c;assign c=a?(b):(b);32、画出Y=A*B+C的cmos电路图。33、用逻辑们和cmos电路实现ab+cd。34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。以上均为画COMS电路图，实现一给定的逻辑表达式，。35、利用4选1实现F(x,y,z)=xz+yz。x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0，136、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。（实际上就是化 化成最小项之和的形式后根据(A*B)*(（C*D）)=AB+CD37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。 思路：得出逻辑表达式，然后根据输入计算输出38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND39、用与非门等设计全加法器。40、给出两个门电路让你分析异同。41、用简单电路实现，当A为输入时，输出B波形为D触发器，RS触发器，JK触发器。其中D触发器有3道题目，RS一道，是画时序图的。JK触发器的题目就有点小郁闷了。一道是分频题，4个JK触发器串在一起，JK都是等于1，输入CLK=256KHZ，求输出是多少HZ？还有一道是2个JK触发器串在一起，问当Q0Q1等于多少的时候，经过一个周期,Q0Q1变为00？设计题2道： 一道是三人表决器，通过是0，赞成是0，少数服从多数。用逻辑门实现，没有非门。第二道是用D触发器实现一个3位加法器，也没有非门42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。43、用波形表示D触发器的功能。44、用传输门和倒向器搭一个边沿触发器。45、用逻辑们画出D触发器。46、画出DFF的结构图,用verilog实现之。47、画出一种CMOS的D锁存器的电路图和版图。48、D触发器和D锁存器的区别。49、简述latch和filp-flop的异同。50、LATCH和DFF的概念和区别。 锁存器：一位D触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多位数据。为此可把多个D触发器的时钟输入端口CP连接起来，用一个公共的控制信号来控制，而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。 锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，即当锁存器处于使能状态时，输出才会随着数据输入发生变化。触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。所以触发器的Q输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会被更新。 寄存器：在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。 区别：从寄存数据的角度来年，寄存器和锁存器的功能是相同的；它们的区别在于寄存器是同步时钟控制，而锁存器是电位信号控制。可见，寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据之间的时间关系：若数据有效一定滞后于控制信号有效，则只能使用锁；数据提前于控制信号而到达并且要求同步操作，则可用寄存器来存放数据。51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。触发器：能够存储一位信号的基本单元电路称为“触发器”52、用D触发器做个二分频的电路.又问什么是状态图。53、请画出用D触发器实现2倍分频的逻辑电路？ 54、怎样用D触发器、与或非门组成二分频电路？ 直接D触发器Q反相输出接到数据输入55、How many flip-flop circuits are needed to divide by 16? 16分频？456、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage. （未知）57、用D触发器做个4进制的计数。module count4(clk,reset,co); input clk,reset; output co; reg1:0 count; always(posedge clk or negedge reset) if(reset) count=0; else if(count=3) count=0; else count=count+1; assign co=(count=3); endmodule58、实现N位Johnson Counter,N=5。59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？ 60、数字电路设计当然必问Verilog/VHDL，如设计计数器。61、BLOCKING NONBLOCKING 赋值的区别。非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中62、写异步D触发器的verilog module。module dff8(clk , res0824et, d, q); input clk; input res0824et; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge res0824et) if(reset) q = 0; else q = d; endmodule 63、用D触发器实现2倍分频的Verilog描述？ module divide2( clk , clk_o, res0824et); input clk , res0824et; output clk_o; wire in; reg out ; always ( posedge clk or posedge res0824et) if ( res0824et) out = 0; else out = in; assign in = out; assign clk_o = out; endmodule 64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。PAL，PLD，CPLD，FPGA。 module dff8(clk , res0824et, d, q); input clk; input res0824et; input d; output q; reg q; always (posedge clk or posedge res0824et) if(res0824et) q = 0; else q = d; endmodule 65、请用HDL描述四位的全加法器、5分频电路。library IEEE;use IEEE.std_logic_1164.all;entity adder is port (a : in std_logic; b : in std_logic; cin : in std_logic; sum : out std_logic; cout : out std_logic);end adder;begin sum = (a xor b) xor cin; cout =1010) then temp=0000; else temp=temp+1; end if; end if; end process; c=temp;end t;67、用VERILOG或VHDL写一段代码，实现消除一个glitch。68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。69、描述一个交通信号灯的设计。70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。 （1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计工程中可使用的工具及设计大致过程。73、画出可以检测10010串的状态图,并verilog实现之。74、用FSM实现101101的序列检测模块。a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。例如a： 0001100110110100100110 b： 0000000000100100000000请画出state machine；请用RTL描述其state machine。75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。library IEEE;use IEEE.Std_logic_1164.all;entity FIFOMXN is generic(m, n : Positive := 8); -m is fifo depth, n is fifo width port(RESET, WRREQ, RDREQ, CLOCK : in Std_logic; DATAIN : in Std_logic_vector(n-1) downto 0); DATAOUT : out Std_logic_vector(n-1) downto 0); FULL, EMPTY : inout Std_logic);end FIFOMXN;architecture V2 of FIFOMXN is type Fifo_array is array(0 to (m-1) of Bit_vector(n-1) downto 0); signal Fifo_memory : Fifo_array; signal Wraddr, Rdaddr, Offset : Natural range 0 to (m-1); signal Rdpulse, Wrpulse, Q1, Q2, Q3, Q4 : Std_logic; signal Databuffer : Bit_vector(n-1) downto 0);begin-pulse synchronisers for WRREQ and RDREQ-modified for Synplify to a processsync_ffs : process begin wait until rising_edge(CLOCK); Q1 = WRREQ; Q2 = Q1; Q3 = RDREQ; Q4 = Q3;end process;-concurrent logic to generate pulsesWrpulse = Q2 and not(Q1);Rdpulse = Q4 and not(Q3); Fifo_read : process begin wait until rising_edge(CLOCK); if RESET = 1 then Rdaddr = 0; Databuffer 0); elsif (Rdpulse = 1 and EMPTY = 0) then Databuffer = Fifo_memory(Rdaddr); Rdaddr = (Rdaddr + 1) mod m; end if; end process;Fifo_write : process begin wait until rising_edge(CLOCK); if RESET = 1 then Wraddr = 0; elsif (Wrpulse = 1 and FULL = 0) then Fifo_memory(Wraddr) = To_Bitvector(DATAIN); Wraddr = (Wraddr + 1) mod m; end if; end process;Offset Rdaddr) else (m - (Rdaddr - Wraddr) when (Rdaddr Wraddr) else 0;EMPTY = 1 when (Offset = 0) else 0;FULL = 1 when (Offset = (m-1) else 0;DATAOUT Z);end V2;77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x 为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为35v假 设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。78、sram，falsh memory，及dram的区别？ sram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM 需要不停的REFRESH，制造成本较高，通常用来作为快取(CACHE) 记忆体使用flash：闪存，存取速度慢，容量大，掉电后数据不会丢失dram：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。79、给出单管DRAM的原理图(西电版数字电子技术基础作者杨颂华、冯毛官205页图914b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温度，增大电容存储容量）（Infineon笔试）81、名词:sram,ssram,sdram名词IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate压控振荡器的英文缩写(VCO)。动态随机存储器的英文缩写(DRAM)。名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡 PCI：Peripheral Component Interconnect（PCI），DDR：DoubleDataRateECC：Error Checking and Correcting集成电路1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。数字集成电路：是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。模拟信号：是指幅度随时间连续变化的信号。例如，人对着话筒讲话，话筒输出的音频电信号就是模拟信号，收音机、收录机、音响设备及电视机中接收、放大的音频信号、电视信号，也是模拟信号。数字信号：是指在时间上和幅度上离散取值的信号，例如，电报电码信号，按一下电键，产生一个电信号，而产生的电信号是不连续的。这种不连续的电信号，一般叫做电脉冲或脉冲信号，计算机中运行的信号是脉冲信号，但这些脉冲信号均代表着确切的数字，因而又叫做数字信号。在电子技术中，通常又把模拟信号以外的非连续变化的信号，统称为数字信号。MCU(Micro Controller Unit)：又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。MCU的分类 ：MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。RISC（Reduced Instruction Set Computing）：中文翻译为精简执令运算集，好处是 CPU核心很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如 Mac的Power PC系列。CISC（Complex Instruction Set Computing）：中文翻译为复杂指令运算集,它只是 CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即 是此类。DSP：有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。FPGA（FieldProgrammable Gate Array）：即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。2、FPGA和ASIC的概念，他们的区别。FPGA：是可编程ASIC。ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片(OTP（一次性可编程）)、掩膜片，两者的区别何在？ OTP与掩膜 OTP是一次性写入的单片机。过去认为一个单片机产品的成熟是以投产掩膜型单片机为标志的。由于掩膜需要一定的生产周期，而OTP型单片机价格不断下降，使得近年来直接使用OTP完成最终产品制造更为流行。它较之掩膜具有生产周期短、风险小的特点。近年来，OTP型单片机需量大幅度上扬，为适应这种需求许多单片机都采用了在片编程技术(In System Programming)。未编程的OTP芯片可采用裸片Bonding技术或表面贴技术，先焊在印刷板上，然后通过单片机上引出的编程线、串行数据、时钟线等对单片机编程。解决了批量写OTP 芯片时容易出现的芯片与写入器接触不好的问题。使OTP的裸片得以广泛使用，降低了产品的成本。编程线与I/O线共用，不增加单片机的额外引脚。而一些生产厂商推出的单片机不再有掩膜型，全部为有ISP功能的OTP。OTP means one time program，一次性编程MTP means multi time program，多次性编程OTP（One Time Program）是MCU的一种存储器类型MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。4、你知道的集成电路设计的表达方式有哪几种？ 5、描述你对集成电路设计流程的认识。一般来说asic和fpga/cpld没有关系！fpga是我们在小批量或者实验中采用的，生活中的电子器件上很少见到的。而asic是通过掩膜得到的，它是不可被修改的。至于流程，应该是前端、综合、仿真、后端、检查、加工、测试、封装。 6、简述FPGA等可编程逻辑器件设计流程。通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似之处。 1.设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。自90年代初， Verilog、VHDL、AHDL等硬件描述语言的输入方法在大规模设计中得到了广泛应用。2.前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。（ASCI设计中，这一步骤称为第一次Sign-off）PLD设计中，有时跳过这一步。 3.设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。 4.优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。 5.布局布线。在PLD设计中，3-5步可以用PLD厂家提供的开发软件（如 Maxplus2）自动一次完成。 6.后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时
展开阅读全文