数字电路实验指导书.doc

数字逻辑电路实验指导书南京师范大学计算机系201710数字逻辑电路实验Digital Logic Circuits Experiments一、实验目的要求：数字逻辑电路实验是计算机科学与技术专业的基础实验，与数字逻辑电路理论课程同步开设（不单独设课），是理论教学的深化和补充，同时又具有较强的实践性，其目的是通过若干实验项目的学习，使学生掌握数字电子技术实验的基本方法和实验技能，培养独立分析问题和解决问题的能力。二、实验主要内容：教学内容分为基础型、综合型，设计型和研究型，教学计划分为多个层次，学生根据其专业特点和自己的能力选择实验，12人一组。但每个学生必须选做基础型实验，综合型实验， 基础型实验的目的主要是培养学生正确使用常用电子仪器，掌握数字电路的基本测试方法。按实验课题要求，掌握设计和装接电路，科学地设计实验方法，合理地安排实验步骤的能力。掌握运用理论知识及实践经验排除故障的能力。 综合型实验的目的就是培养学生初步掌握利用EDA软件的能力，并以可编程器件应用为目的，培养学生对新技术的应用能力。初步具有撰写规范技术文件能力。 设计型实验的目的就是培养学生综合运用已经学过的电子技术基础课程和EDA软件进行电路仿真实验的能力，并设计出一些简单的综合型系统， 同时在条件许可的情况下，可开设部分研究型实验，其目的是利用先进的EDA软件进行电路仿真，结合具体的题目，采用软、硬件结合的方式，进行复杂的数字电子系统设计。 数字逻辑电路实验实验1 门电路逻辑功能测试实验预习1 仔细阅读实验指导书，了解实验内容和步骤。2 复习门电路的工作原理及相应逻辑表达式。3 熟悉所用集成电路的引线位置及各引线用途。4 熟悉TTL门电路逻辑功能的测试。5 了解数字逻辑综合实验装置的有关功能和使用方法。实验目的1 熟悉数字逻辑实验装置的有关功能和使用方法。2 熟悉双踪示波器的有关功能和使用方法。3 掌握门电路的逻辑功能，熟悉其外形和外引线排列。4 学习门电路的测试方法。实验仪器1 综合实验装置一套2 数字万用表一块3 双踪示波器一台4 器件74LS00二输入端四与非门2片74LS20四输入端双与非门1片74LS86两输入端四异或门1片74LS04六反相器1片实验原理说明数字电路主要研究电路的输出与输入之间的逻辑关系，这种逻辑关系是由门电路的组合来实现的。门电路是数字电路的基本单元电路。门电路的输出有三种类型：图腾柱输出（一般TTL门电路）、集电极开路（OC门）输出和三态（3S）输出。它们的类型、逻辑式、逻辑符号与参考型号见表1-0。门电路的输入与输出量均为1和0两种逻辑状态。我们在实验中可以用乒乓开关的两种位置表示输入1和0两种状态，当输入端为高电平时，相应的输入端处于1位置，当输入端为低电平时，相应的输入端处于0位置。我们也可以用发光二极管的两种状态表示输出1和0两种状态，当输出端为高电平时，相应的发光二极管亮，当输出端为低电平时，相应的发光二极管不亮。我们还可以用数字万用表直接测量输出端的电压值，当电压值为3.6V左右时为高电平，表示1状态；当电压值为0.3V以下时为低电平，表示0状态。在实验中，我们可以通过测试门电路输入与输出的逻辑关系，分析和验证门电路的逻辑功能。我们实验中的集成电路芯片主要以TTL集成电路为主。表1-0门电路的逻辑功能类型逻辑式逻辑符号参考型号与门Y=AB7408 7409(OC)7411 7415(OC)7421或门Y=A+B7432缓冲器无放大作用Y=A4050有放大作用4017(OC)非门（反相器）无放大作用Y=7404 7405（OC）有放大作用7406（OC）与非门Y=7400 7403(OC)7410 7412(OC)7420 7422(OC)或非门Y=7402 7427（OC）与或非门Y=7451异或门Y=AB=A+B7486OC门以与非门为例Y=7403（OC）三态门（3S门）EN=1时，Y=AEN=0时，Y=高阻态74126=1时，Y=A=0时，Y=高阻态74125传输门C=1，TG通C=0，TG断TTL门电路是集成逻辑电路的一种，是晶体管晶体管逻辑门电路的简称。它具有参数稳定，工作可靠，开关速度高等优点。实验中的集成电路芯片主要以TTL集成电路为主。1 基本门电路有与门、或门和非门。与门的逻辑功能是：有0出0，全1出1。其逻辑表达式为Y=AB。常见的与门有：74LS08（四2输入与门）、74LS09（四2输入与门OC门）、74LS11（三3输入与门）、74LS15（三3输入与门OC门）、74LS21（双4输入与门）。或门的逻辑功能是：有1出1，全0出0。其逻辑表达式为Y=A+B。常见的或门有：74LS32（四2输入或门）。非门的逻辑功能是：入1出0，入0出1。其逻辑表达式为Y=。常见的非门有：74LS04（六反相器）、74LS05（六反相器OC门）。2 与非门是由与门和非门有机组合而成的，它的逻辑功能是有0出1，全1出0。其逻辑表达式为Y=。常见的与非门有：74LS00（四2输入与非门）、74LS03（四2输入与非门OC门）、74LS10（三3输入与非门）、74LS12（三3输入与非门OC门）、74LS20（双4输入与非门）、74LS22（双4输入与非门OC门）、74LS30（8输入与非门）。或非门是由或门和非门有机组合而成的，它的逻辑功能是有1出0，全0出1。其逻辑表达式为Y=。常见的或非门有：74LS02（四2输入或非门）、74LS27（三3输入或非门）。3 异或门的逻辑功能是：两输入端相异得1，相同得0。其逻辑表达式是Y=A+B=AB。常见的异或门有：74LS86（四2输入异或门）。同或门的逻辑功能是：两输入端相同得1，相异得0。其逻辑表达式是：Y=AB+=AB。4 可以用一种逻辑门构成另一种逻辑门，例如，用与非门构成与门、或门等。如图1-1所示。图1-1 用与非门构成或门逻辑图5 门电路可以作为控制门。以图1-2所示的2输入与非门为例，用任一端A作为输入端，而另一端B为控制端。若B=1，则门打开，可以进行信息的传递，即Y=；若B=0，门关闭，信息不能通过，Y=1。（a）逻辑图（b）波形图图1-2控制门实验内容及步骤选择实验用的集成电路，将被测器件插入搭试板上的14芯插座中，并按下锁紧开关。用导线将器件的14引脚与搭试板上的+5V电源相连，器件的第7引脚与搭试板上的GND相连，然后选择公共板上开关作为输入信号，发光二极管作为输出信号，按自己设计的实验接线图接好连线。特别注意VCC及GND不能接错。实验中改动接线须先断开电源，接好线后再通电实验。1 与非门和异或门逻辑功能的测试。(1) 74LS20双4输入与非门逻辑功能测试(2) 74LS86四2输入异或门逻辑功能测试2 根据电路图写出逻辑关系表达式。(1)用74LS00按图1-3，1-4接线，将输入输出逻辑关系分别填入表1-1、表1-2中。(2)写出下面图1-3，1-4两个电路逻辑表达式。输入输出ABY00011011表1-1图1-3表1-2输入输出ABYZ00011011图1-43 利用与非门控制输出。用一片74LS00按图1-5接线，S接任一电平开关，用示波器观察S对输出脉冲的控制作用。图1-54 用与非门组成其它门电路并测试验证。(1) 组成或非门a. 用一片2输入端四与非门组成或非门Y=b. 画出电路图c. 测试并填表1-3表1-3输入输出ABY00011011(2) 组成异或门a.将异或门表达式转化为与非门表达式b.画出逻辑电路图c.测试并填表1-4表1-4ABY000110115 逻辑门传输延迟时间的测量。用六反相器（非门）按图1-6接线，输入200KHz连续脉冲，用双踪示波器测量输入、输出相位差，计算每个门的平均传输延迟时间的值。图1-66 用基本门电路组装一个译码电路：将BCD8421码转换成格雷码。实验记录1 按各步骤要求画逻辑图、填表，并分析其特点。2 画出实验中的电路图，分析其功能，写出其真值表和逻辑表达式。3 总结门电路的类型。实验报告及思考实验报告要求：实验项目名称、要求、内容及步骤（包括流程图与电路图等），实验记录结果结果并回答以下问题（至少三个以上）。1 TTL门电路 有一个输入端悬空，相当于该端输入什么信号？2 当与非门只用一个输入端，其它输入端悬空时，该元件具有什么功能？3 异或门又称可控的反相器，为什么？4 门电路不加电源和地，可以正常工作吗？5 怎样判断门电路逻辑功能是否正常？6与非门一个输入接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？实验2 组合逻辑电路分析与设计实验预习1 仔细阅读实验指导书，了解实验内容和步骤。2 复习半加器、全加器和多位加法器的逻辑功能。3 设计实验任务中要求组装的电路，选择集成电路，画出实验线路图。设计时，可尽量选用与非门、译码器、数据选择器。实验目的 1 熟悉译码器、数据选择器的结构和功能测试方法。2 掌握译码器、数据选择器的逻辑功能及其应用。3 掌握半加器、全加器和多位加法器的逻辑功能。4 掌握用门电路构成组合逻辑电路的设计、组装和功能测试的基本方法。5 熟悉TTL加法器功能的测试方法。6 学习排查故障的方法。实验仪器1 综合实验装置一套2 数字万用表一块3 器件74LS1383-8译码器1片74LS1518-3数据选择器2片74LS20（双-4输入与非门）1片74LS00（四-2输入与非门）1片74LS04（六反相器） 1片实验原理说明计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。按照进位是否加入，加法器分半加器和全加器两种。l 半加器计算机中的异或指令的功能就是求两个操作数各位的半加和。一位半加器有两个输入、两个输出。一位半加器的真值表见表2-1，据真值表可得到半加器的输出函数表达式：表2-1一位半加器的真值表输入输出BiAiSiCi0000011010101101Si=AiBiCi=AiBi逻辑表达式的硬件实现，则要根据所提供的实验芯片。集成电路正异或门74LS86就是一位半加器。l 全加器计算机中的加法器一般就是全加器，它实现多位带进位加法。下面以一位全加器为例介绍。一位全加器有三个输入、两个输出。“进位入”Ci-1指的是低位的进位输出，“进位出”Ci即是本位的进位输出。一位全加器的真值表见表2-2。表2-2一位全加器的真值表输入输出Ci-1BiAiSiCi0000000110010100110110010101011100111111根据表3-2便可写出逻辑函数表达式：Si=（AiBi）Ci-1Ci=AiBi+AiCi-1+BiCi-1=Ai(Bi+Ci-1)+BiCi-1一位全加器的卡诺图如图2-1所示图2-1一位全加器卡诺图全加功能的硬件实现，有多种方法。例如，可以把全加和看作是Ai与Bi的半加和Hi与进位输入Ci-！的半加和来实现。多位全加器就是在一位全加器原理上扩展而成的。集成电路全加器有74LS80（一位全加器）、74LS81（二位全加器）、74LS83（四位全加器）等。用中规模集成电路实现逻辑函数的要点是：先将函数化为最小项表达式（列其真值表），再利用集成电路内部的逻辑关系，配接必要的外电路来实现此表达式。用中规模集成电路实现逻辑函数，方法简便，使用灵活，线路简单，其应用日益广泛。实验内容及步骤1 用3线-8线译码器74LS138及门电路74LS20（双4输入与非门）各1片，设计、组装全加器根据所设计的电路接线，按照全加器真值表验证设计的正确性，分析实验中出现的问题及解决的方法并将实验测试结果记录在自拟的表格中。2 用2片八选1数据选择器74LS151组装全加器根据所设计的电路接线，按照全加器真值表验证设计的正确性，分析实验中出现的问题及解决的方法并将实验测试结果记录在自拟的表格中。3 用一片8选1数据选择器74LS151设计一个电路：在4位二进制数（由0到15）中选出所有能被2或3整除的数。*4 设计并组装一保险箱用数字密码锁电路。要求：开保险箱时，需输入3位代码，同时用该保险箱的钥匙开锁。若输入代码与事先设定的代码相同，而且钥匙正确，则锁被打开。如果代码不符，则电路将发出报警信号。参考方框图如下：图2-1数字代码锁方框图设A2、A1、A0为设定代码，B2、B1、B0为输入代码。E为钥匙孔信号。钥匙正确时为1，错误时为0。Y1=1时，锁打开；Y2=1时，则报警。实验报告及思考实验报告要求：实验项目名称、要求、内容及步骤（包括逻辑图），实验记录结果结果并回答以下问题（至少三个以上）。1 组合逻辑设计的要点是什么？2 用中规模集成电路实现逻辑函数与用门电路实现逻辑函数的方法有什么不同？3用译码器和数据选择器实现组合逻辑函数有何不同？4 本次实验的收获。实验3 触发器、三态输出触发器及锁存器 实验预习1 复习D锁存器及D触发器、JK触发器的构成、工作原理和逻辑功能及特点。2 熟悉触发器的逻辑功能及相互转换的方法。3 了解D锁存器及D触发器、JK触发器的测试方法。4 复习三态触发器和锁存器的功能及使用方法。5 查阅手册，了解实验中使用的触发器集成电路芯片的正确使用。6 根据实验内容，设计实验电路和拟出实验表格。7 画出图3-1中电路的CP和Q的波形。8 研究两相时钟脉冲电路和（2/3）分频电路的工作原理。实验目的1 熟悉并掌握RS、D、JK触发器的构成、工作原理和功能测试方法。2 熟悉并验证触发器的逻辑功能及相互转换的方法。3 了解触发器的应用电路。4 掌握三态触发器和锁存器的功能及使用方法。5 学会用三态触发器和锁存器构成功能电路。实验仪器1 综合实验装置 一套2 器件74LS00二输入端四与非门1片74LS86两输入端四异或门1片74LS74双D触发器 1片74LS76双JK触发器 1片74LS75四位D锁存器1片74LS373三态输出八D锁存器1片实验原理说明时序逻辑电路与组合逻辑电路不同之处在于，它在任一节拍的稳定输出不仅取决于该节拍的输入，而且与前一节拍的状态有关。因此，时序逻辑电路必定包含存储环节（通常由触发器组成）。触发器本身就是最简单的时序逻辑电路，它的次态输出Qn+1不仅取决于该时刻的输入（例如JK触发器的信号），还与它的现态Qn有关。1 触发器的逻辑功能双稳态触发器是时序逻辑电路的基本单元电路。它具有记忆功能，能记忆逻辑电路的状态。双稳态触发器有两个稳定状态：0状态和1状态。通常以Q=0，=1的状态作为1状态。无触发信号时，触发器保持其原有的稳态不变。只有在触发信号有效时，触发器才按照它的特性方程重新确定它的稳态（次态），称为更新。次态可能与现态相同，也可能相反。触发形式有：高电平触发、低电平触发、上升沿触发和下降沿触发以及主从触发器的脉冲触发等。(1) RS触发器（RS锁存器）基本RS触发器由两个与非门A，B互相交叉耦合组成，R，S为输入端，Q，为输出端。输入端R又称置0端或复位（Reset）端，S又称置1端或置位（set）端，正常条件下两个输出端一个为1，另一个为0，保持相反状态，其真值表如表3-1所示。表3-1 基本RS触发器真值表RSQn+101010111不变00不变同步RS触发器由两个与非门作引导门，由它去控制基本RS触发器，R、S称为数据输入端，CP端称为时钟脉冲，作为控制信号，故又称控制脉冲。电路状态由R、S决定，但必须在时钟脉冲CP的作用下，才能使触发器翻转，即触发器与时钟脉冲同步地工作，故称同步或钟控RS触发器。同步RS触发器中的基本触发器，通常仍设有直接置1端SD和直接置0端RD，也称它们为异步输入端（R、S也称同步输入端），RD、SD只允许在时钟脉冲的间歇期内酌情使用，使用时钟负脉冲置1或置0，以实现清零或预置数，使之具有指定的初始状态，不用时应将它们悬空，也就是都接高电平。同步RS触发器的真值表如表3-2所示。表3-2 同步RS触发器真值表RSQn+101110000Qn11不变(2) D触发器双D型正边沿维持-阻塞型触发器74LS74的功能表如表3-3所示，逻辑符号如图3-1所示。表中为异步置1端，为异步置0端（或称异步置位、复位端）。CP为时钟脉冲端。表3-374LS74 D触发器功能表输入输出预置清除时钟CPDQ0110100100111111011001110Q0 (a)引脚排列图及状态图D (b) 时序图图3-174LS74(3) JK触发器主从JK触发器由两级RS触发器组成，前级为主触发器，后级为从触发器，并将后级输入反馈到前级输入，以消除不确定状态。在两级时钟输入端之间接一个非门，其作用是使主、从触发器的时钟脉冲极性相反。CP为时钟脉冲输入端，J、K为控制输入端。主触发器有两个S端，一个接从触发器，一个就是J输入端，两个S端是“与”的关系，这个与门的输出就是前级同步RS触发器的S1输入端，R端也有两个，一个接从触发器Q，一个就是K输入，两个R端也是“与”的关系，它的输出就是前级同步RS触发器的R1输入端，即S1=J，R1=KQ。在从触发器中，也可引出其异步输入端和。（a）逻辑符号（b）状态转换图图3-276LS76逻辑符号和状态转换图表3-474LS76功能表电路原理输入输出预置清除时钟CPJKQ01101001001*1*1100Q1110101101011111触发触发111Q0图3-2是TTL的与门输入主从JK触发器74LS76的逻辑符号和状态转换图。当CP信号由高电平变到低电平时触发，实现JK触发器的功能。置数和置零不受CP控制，故和为直接置数和直接置零，两者均是低电平有效。但不应同时加低电平，否则将出现异常现象：Q和都是高电平；当和同时回到高电平时，触发器状态将是随机的。(4)三态输出触发器及锁存器74LS75是四D锁存器，主要用于存放十进制计数器的内容。每两个D锁存器由一个锁存信号E控制，当E为高电平时，输出端Q随输入端D信号的状态变化，当E由高变低时，Q锁存在E端由高变低前Q的电平上。输入输出EDQ100111100Q0（a）引脚排列图（b）功能表图3-376LS75引脚排列图和功能表74LS373是具有三态输出的八D锁存器，它的输出端1Q8Q可直接与总线相连。当三态允许控制端为低电平时，1Q8Q为正常逻辑状态，可用来驱动负载或总线。当为高电平时，1Q8Q呈高阻态，既不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。当锁存允许端ST为高电平时，Q随数据D而变。当ST为低电平时，Q被锁存在已建立的数据电平。输入输出STDQ0111010000Q01Z（a）引脚排列图（b）功能表图3-476LS373引脚排列图和功能表2 触发器的转换触发器的转换就是用一种类型的触发器代替另一种类型的触发器。一是为了充分发挥现有器件的作用。另一原因是，生产供应的集成触发器电路多为JK触发器和D触发器，而不生产T触发器和T触发器。这就需要进行触发器的转换。转换方法见表3-5。表3-5触发器的转换原触发器转换成T触发器T触发器D触发器JK触发器RS触发器D触发器D=TQn=T+QnD=D=J+KQnD=S+QnJK触发器J=KK=TJ=1K=1J=DK=J=SK=RRS触发器R=TQnS=TR=QnS=R=S=DR=KQnS=J3 触发器逻辑功能的测试为了测试触发器的逻辑功能，可将触发器输入端接逻辑开关。如将JK置成11，借将触发器置成0状态，然后向CP送入一个单脉冲，记下Qn+1，检验是否与功能表相符。再借将触发器置成1状态，并向CP送入一单脉冲，进行检验。以后依次将JK置成10、01、00，重复上述步骤，就完成了全部测试工作。4 触发器的应用可以利用触发器的频率特性设计其它频率的电路。如：分频电路、单稳电路、冲息电路、串行数据比较电路等。实验内容及步骤1 检验触发器的逻辑功能(1) 维持-阻塞型D触发器功能测试双D型正边沿维持-阻塞型触发器74LS74的引脚排列如图3-1所示。表中为异步置1端，为端异步置0端（或称异步置位，复位端）。CP为时钟脉冲端。a 分别在、端加低电平，观察并记录Q、端的状态。b 令、端为高电平，D端分别接高、低电平，用单脉冲作为CP，观察并记录当CP为0、1时Q端状态的变化。c 当=1，CP=0（或CP=1），改变D端信号，Q端的状态是否变化？记录上述实验数据，表格自拟。d 当=1，将D和端相连，CP加连续脉冲，用双踪示波器观察并记录Q相对于CP的波形。(2) 负边沿JK触发器功能测试a 将输入端接乒乓开关。b 用手控方式输入时钟脉冲，按功能表在J、K端输入不同数据，观察并记录Q、的变化情况，表格自拟。2 触发器的功能转换(1) 将JK触发器转换成D触发器并检验其功能。按自己设计的电路图接线，由输入单元按D触发器功能表从D端输入不同数据，观察并记录输入Q的变化，表格自拟。(2) 将D触发器转换成T触发器并检验其功能。按自己设计的电路图接线，由四位输入单元按T触发器功能表从D端输入不同数据，观察并记录输入Q的变化，表格自拟。3 观察波形将CP信号送入图3-5的电路中。用双踪示波器观测CP与Q的波形。将结果与理论分析的波形相比较，并观察电路是在上升沿触发，还是在下降沿触发，并记录在自拟表格中。图3-5观察波形电路图4 两相时钟脉冲电路此电路用来将单相时钟脉冲CP转换成两相时钟脉冲QA和QB。QA和QB是两个频率相同而相位不同的时钟脉冲，故称为两相时钟脉冲。图3-6是此电路的逻辑图和波形图。图3-6（a）逻辑图按图3-6（a）连接实验电路。用双踪示波器观察并描绘下列波形：QA和QB；和QA；和Q。与理论分析的结果相比较。 (b)波形图图3-6两相时钟脉冲电路*5（2/3）分频电路此电路的输入信号CPI的频率与输出信号CPO的频率之比为3：2。其逻辑图和波形图见图3-7。（a）逻辑图（b）波形图图3-7（3/2）分频电路按图3-7（a）连接实验线路。用双踪示波器观察并描绘下列波形：CPI和CPO；QA和QB。比较输入和输出脉冲的频率。分析所测波形和频率是否与理论分析的结果相符合。6 三态输出触发器及锁存器的功能及应用（1）验证74LS75四位D锁存器的功能，并将实验数据记录下来（2）用74LS75组成数据锁存器将74LS75的输入端1D4D接逻辑开关作为数据输入端，E1和E2接到一起作为锁存选通信号ST，1Q4Q分别接到发光二极管，观察由发光二极管显示的输出数据。（3）验证74LS373三态输出八D锁存器的功能，并将实验数据记录下来注意和ST信号对输入、输出数据的影响，体会高阻态的意义。实验记录1 表3-6 TTL D触发器功能测试记录 CPDQnQn+10101100111001111012 表3-7 JK触发器动作功能测试记录顺序JKQ12343 表3-8 将JK触发器转换为D触发器的实验结果记录DQ10实验报告及思考实验报告要求：实验项目名称、要求、内容及步骤（包括逻辑图/逻辑符号、实验记录结果），并回答以下问题。1 RS锁存器有哪些缺点？2 绘出实测所得的两相时钟电路和（3/2）分频电路的波形图，并从理论上加以分析。3 TTL触发器若要使异步置位端和异步复位端起作用，应加什么电平？这些端子在不使用时应怎样连接？4 比较74LS75与74LS373的异同，总结锁存器的组成、功能和应用。 实验4 计数器及其应用实验预习1 仔细阅读实验指导书，了解实验内容和步骤。2 复习同步计数器和异步计数器的工作原理和逻辑功能。3 学会设计N进制计数器。4 拟出实验内容的相关实验电路图。实验目的1 进一步掌握计数器的工作原理和逻辑功能。2 掌握中规模集成计数器逻辑功能的测试方法。3 熟悉用中规模集成计数器实现N进制计数器的几种方法。4 学习分析和排除故障的方法。实验仪器1 综合实验装置 一套2 器件：74LS192双时钟同步十进制可逆计数器2片74LS161 同步4位二进制加计数器 2片74LS00四-2输入与非门 1片实验原理说明1时序逻辑电路分析图4-1六分频电路如以图4-1中电路的端作为输出端，Q3端作为输出端，由图4-2可见，输出脉冲的频率为输出脉冲频率的六分之一，故为六分频电路。由图4-3还可得，输出脉冲的占空比为50%。图4-2时序图计数器和寄存器是在计算机和其他数字系统中广泛应用的两种时序逻辑功能部件。计数器的基本功能是统计时钟脉冲的个数，就是实现计数操作，也可用于分频、定时、产生节拍脉冲等。寄存器的基本功能是存储或传输二进制数码表示的数据或信息，就是完成代码的寄存、移位、传输操作。2 计数器表4-1常见计数器类型TTL十进制同步递增异步清除74LS160同步清除74LS162可逆单时钟74LS168 74LS190双时钟74LS192异步二-五-十进制74LS196 74LS9074LS290双十进制74LSLS90（异步）四位二进制同步递增异步清除74LS161同步清除74LS163可逆单时钟74LS169 74LS191双时钟74LS193异步二-八-十六进制74LS197 74LS9374LS293双四位二进制74LS393（异步）异步二-六-十二进制74LS92七位二进制十二位二进制十四位二进制74LS192是同步十进制可逆计数器（双时钟，可预置），74LS161是同步4位二进制加计数器，其引脚排列图见图4-3。中规模集成计数器多为二进制或十进制。可用反馈归零法和反馈置数法将之转换成N进制计数器。 反馈清零法在计数过程中，将某个中间状态N1反馈清除端，使计数器返回到零重新开始计数。这样，就可将模较大的计数器作为模较小（模为N）的计数器使用。如为异步清除，则N = N1，有毛刺；如为同步清除，则N=N1+1，而且无毛刺。 反馈置数法共有三种方法。第一种方法是将某个中间状态N1反馈到置数端，并将数据输入端全部接零。当计数到N1时，如为同步置数，则在下一拍计数器回到零状态，再从零开始计数到N1。所以计数的模N=N1+1。无毛刺。如为异步置数，则计数器立即回到零，N1随之立即消失，再从零开始计数。这时的模N = N1，且有毛刺。第二种方法是将模为N1的计数器的进位信号反馈到置数端，并将数据输入端置成最小数N2。假设是同步置数，则N=N1-N2；而异步置数的N=N1-N2-1。第三种方法是将数据输入端置成最小数N2，并将计数过程的某一中间状态N1反馈到置数端。计数到N1后再从N2开始重新计数。如为同步置数，则构成计数序列为N1到N2、模N=N1-N2+1的计数器。如为异步置数，则构成计数序列由N2到（N1-1）、模N=N1-N2的计数器。实验内容及步骤1 用两片74LS192设计实现2位十进制加计数器/24进制加计数器。a 用两片74LS192设计实现2位十进制加计数器。先将计数器置零，然后输入计数脉冲，进行由00到99的计数，并用LED显示计数结果。b 在2位十进制加计数器的基础上，引入反馈，组成24进制加计数器，由00到23的计数，并用LED显示计数结果。要求：分别用反馈清零法和反馈置数法组成。2 用两片74LS192设计实现2位十进制减计数器/24进制减计数器实验a 用两片74LS192设计实现2位十进制减计数器。实现从99到00的递减计数。要求减到00时，发出一信号。b 在2位十进制减计数器的基础上，引入反馈，组成24进制减计数器，由23到00的计数，并用LED显示计数结果。3 用2片74LS161组成24进制计数器，并用LED显示计数结果。实验记录1 记录实验数据和波形。2 说明实验过程中遇到的问题及解决的方法。实验报告及思考实验报告要求：实验项目名称、要求、内容及步骤（包括逻辑电路图、实验记录结果），并回答以下问题。1 说明构成任意进制的两种方法。2 在组成24进制减计数器时，能否用借位输出BO来产生反馈信号？为什么？3 同样是用反馈清零法实现24进制加计数器，采用74192与采用74161实现时是否有不同？请具体说明。192 8进制 、100进制、24进制加减、16进制加两种方法161 24进制加法，实验5 寄存器及序列信号发生器实验预习1 熟悉寄存器74LS164、74LS165、74LS194的功能及使用。2 拟出实验内容1的实验电路和数据表格，分析每个实验步骤中寄存器的状态。3 拟出实验内容2、3、4、5、6的实验电路图，画出状态图。4 如何使环形(或扭环)计数器出现无效状态?5 了解计数器和移位寄存器构成序列发生器的原理与方法实验目的1 进一步掌握移位寄存器的工作原理和逻辑功能。2 掌握中规模集成移位寄存器逻辑功能的测试方法。3 掌握用集成移位寄存器构成环形计数器、扭环计数器、奇数分频器的方法。4 巩固移位寄存器、环行计数器和扭环计数器的知识。5 学会并掌握计数器和移位寄存器构成序列发生器。实验仪器1 综合实验装置 一套2 器件：74LS1383-8译码器1片74LS1644位移位寄存器（串入-并出）1片74LS1654位移位寄存器（并入-串出）1片74LS194 4位移位寄存器（并入-并出） 1片74LS00四-2输入与非门1片实验原理说明1 寄存器和移位寄存器寄存器是计算机和其他数字系统中用来储存代码或数据的逻辑部件，它的主要组成部分是触发器。一个触发器存储1位二进制代码，要存储n位二进制代码的寄存器就需要n个触发器。有些寄存器只具有存储数码的功能，如74LS175（4位集成寄存器）。但是有时为了处理数据，需要将寄存器中的各位数据在使能端控制信号作用下，依次向高位或低位移动1位，这就需要移位寄存器了。移位寄存器不仅能存储数码，而且还具有使数码移动的功能。 移位寄存器可以由D触发器构成，也可把JK触发器改接成D触发器后构成，如图5-6所示。74LS164是8位移位寄存器（串行输入，并行输出）（a）引脚排列图输入输出 CP DSA DSBQA QB QH0 1 0 1 1 11 0 1 0 0 0 0 QA0 QB0 QH0 1 QAn QHn 0 QAn QHn 0 QAn QHn(b) 功能表图5-174LS164移位寄存器74LS165是8位移位寄存器（并行输入，互补串行输出）（a）引脚排列图输入内部输出输出SH/ CP1 CP0 DS A HQ0 Q1Q6Q7 0 A H 1 1 1 0 0 1 0 1 1 0 0 A B GQ00 Q10Q60Q00 Q10Q601 Q0nQ6n0 Q0nQ6nHQ70Q70Q7nQ7n(b) 功能表图5-274LS165移位寄存器74LS194是4位双向移位寄存器，具有左移、右移、置数、清除、保持、串入、并入、串出、并出等功能。 图5-3是它的引脚排列图，表5-1是它的功能表。图5-374LS194引脚排列图表5-174LS194功能表输入输出M0M1CPDSLDSRD0D1D2D3Q0Q1Q2Q30000010Q00Q10Q20Q30111d0d1d2d3d0d1d2d310111Q0nQ1nQ2n10100Q0nQ1nQ2n1101Q1nQ2nQ3n11100Q1nQ2nQ3n0100Q00Q10Q20Q30注：d0 、d1、 d2 、d3是D0、D1、D2、D3端的稳态输入电平。Q00、Q10、Q20、Q30是稳态输入条件建立前Q0、Q1、Q2、Q3的电平。Q0n、Q1n、Q2n、Q3n是时钟上升沿到来前Q0、Q1、Q2、Q3的电平。（a）逻辑图（b）状态图图5-4 能自启动的四位环形计数器2 移位寄存器的应用循环移位寄存器能使数码进行循环移位，是特殊的同步计数器。通常可分为环形计数器和扭环计数器两大类。用移位寄存器可构成环形计数器（图5-4）、扭环计数器（图5-5）、最大长度移位寄存器型计数器（图5-6）和奇数分频器（图5-7）。（a）逻辑图（b）状态图图5-5 能自启动的四位扭环计数器（a）逻辑图（b）状态图图5-6 3位最大长度移位寄存器型计数器 （a）三分频（b）七分频（b）九分频图5-7 奇数分频器实验内容及步骤1测试移位寄存器74LS194的功能（1）清除：读出清除后的输出状态（2）并行输入：将寄存器的Q0 Q1 Q2 Q3置成1110（3）右移和串行输入：使寄存器中寄存的数据右移，同时串行输入数据1010。用单拍工作方式读取寄存器的状态。（4）保持：使寄存器处于保持模式。加上时钟信号CP，观察寄存器的状态是否发生变化。2 环行计数器用74LS194构成能自启动的4位环行计数器。测出其状态图，状态图中应包含无效状态，观察自启动电路的作用。3 扭环计数器用74LS194构成能自启动的4位扭环计数器。 测出其状态图，状态图中应包含无效状态，观察自启动电路的作用。4 奇数分频器用74LS194构成五分频和十一分频电路并用双踪示波器观察输出和输入的波形的频率，并加以比较。5 用74LS 194、74LS138及基本门电路构成序列11010101的数码发生器6 用74LS161、74LS151构成序列11010101的数码发生器实验记录1 记录实验数据和波形。2 画出实验电路分析其工作原理。3 给出应用移位寄存器实现序列信号发生器的电路4 给出应用计数器实现序列信号发生器的电路实验报告及思考实验报告要求：实验项目名称、要求、内容及步骤（包括流程图与电路图等），实验记录结果结果并回答以下问题。1、74LS194移位寄存器有几种工作模式？2、如何用移位寄存器实现扭环型计数器和分频器？3、如何用计数器和数据选择器实现序列信号发生器？实验6 综合应用实验（设计8位串行加法器）实验预习1复习8位移位寄存器的功能及构成，熟悉74LS164、74LS1652复习全加器的构成及其实现方法3复习74LS74D触发器的工作原理及使用实验目的根据学过的数字逻辑电路的知识设计一个综合应用系统（如8位串行加法器等）实验仪器1 综合实验装置 一套2 器件：74LS1383-8译码器1片74LS1644位移位寄存器（串并）1片74LS1654位移位寄存器（并串）1片74LS74双D触发器 1片74LS20双四输入与非门1片74LS32 四-2输入或门 1片01显示全加器移位寄存器A逻辑开关串行输出串行输出移位寄存器B并行 输入 逻辑开关 单脉冲源实验内容及步骤图6-18位二进制串行全加器的方框图（1）自拟电路组装8位二进制串行全加运算器。（2） 以单拍工作方式将被加数40（10）串行输入到图6-1的寄存器A中；将加数89（10）并行3 输入到寄存器B中。（4）用单拍工作方式串行相加，读出运算结果。（5）将上述结果再与52（10）相加，读出运算结果。（6）分析并排除可能出现的故障。寄存器A采用74LS164集成8位移位寄存器，其逻辑符号和功能表见图5-1。寄存器B采用74LS165集成8位移位寄存器，其引脚排列和功能表见图5-2。移位寄存器A和B分别寄存被加数和加数，D触发器寄存低位向高位的进位数，用全加器由最低位到最高位逐位进行全加运算。和数寄存于移位寄存器A中。要仔细考虑将加数和被加数置入寄存器的操作，先置哪个数，后置哪个数。并且要注意，在置第二个数时，不要影响已置入的第一个数。为此，请认真研究74LS165中CP1的作用。实验记录1 记录实验数据和波形。2 画出实验电路并分析其工作原理。3分析与排除故障的体会。实验报告及思考：实验报告要求：实验项目名称、要求、内容及步骤（包括设计的主要过程、逻辑电路图以及实验记录结果），并回答以下问题。1、给出8位串行加法器的详细设计原理图，并加以说明。2、串行加法器与超前进位加法的区别与各自的优缺点？3、根据你的实践，谈谈设计一个数字系统的体会。*实验7 基于CPLD开发环境的设计实验1实验目的1 熟悉Xilinx ISE开发环境（包括各种输入方法、功能仿真和时序仿真、综合实现、下载等）。2 掌握应用该软件实现简单的组合电路的几种方法。实验仪器1 PC机（安装Xilinx 公司开发软件Xilinx ISE） 一台2 综合实验装置 一套3 其它： 器件 XC9500系列 95108 一片 专用下载电缆 一根实验内容及步骤1、 熟悉Xilinx ISE开发环境及其开发流程；系统级和功能级的设计输入与功能仿真综 合门 级 网 表时 序 仿 真EDA工具的支持下 载图7-1EDA设计流程 详见教案及参考书。2、 录入4位加法器的Verilog源程序代码，调试，并用Test Bench Waveform进行仿真测试。 module adder(count, sum, a, b, cin);input 3:0 a, b;input cin;output count;output 3:0 sum;assign count, sum = a + b + cin;endmodule3、 用结构描述的方法，实现8位加法器，并仿真测试。4、 按照74LS138的功能，写出3线-8线译码器的Verilog HDL数据流描述；调试、仿真测试。5、 按照CD4532的功能，写出8线-3线优先编码器之Verilog HDL的行为级描述；调试、仿真；将源程序下载至芯片、加输入信号测试。实验记录1 记录实验数据和波形。2 画出实验电路（或逻辑符号）并分析其工作原理。3 程序调试或仿真测试过程中出现的问题现象及其排查过程。实验报告及思考：实验报告要求：实验项目名称、要求、内容及步骤（包括源程序/层次结构框图、实验记录结果），并回答以下问题。1、 给出EDA设计的一般步骤与方法。2、 结合自己的实践体会，简述Verilog HDL描述组合逻辑电路的几种建模方法的适用场合。3、 功能仿真和源代码的下载分别是如何实现的？4、 程序调试或仿真测试过程中出现的问题现象及其排查过程。*实验8 基于CPLD开发环境的设计实验2实验目的1 进一步熟悉Xilinx ISE开发环境（包括各种输入方法、功能仿真和时序仿真、综合实现、下载等）。2 掌握应用该软件实现简单时序电路以及组合逻辑电路的几种方法。实验仪器1 PC机（安装Xilinx 公司开发软件Xilinx ISE） 一台2 综合实验装置 一套3 其它 器件：XC9500系列 95108 一片 专用下载电缆 一根实验内容及步骤1、 试用Verilog HDL写出一个4位二进制可逆计数器的行为描述，并将源程序下载至芯片、加输入信号测试。要求：具有5种功能，即异步清零、同步置数、加计数、减计数和保持原有状态不变。且要求计数器能输出进位信号和借位信号，即当计数器递增计数到最大值时，产生一个高电平有效的进位信号Co；当计数器递减计数到最小值时，产生一个高电平有效的借位信号Bo。2、 设计一个变模计数器，并调试，仿真测试。要求：在S和T的控制下，分别实现同步模5、模8、模10或模12计数，其模数控制表如下表所示，并要求具有异步清零和暂停计数的功能。控制信号模数控制信号模数STST00模5计数10模10计数01模8计数11模12计数3、 设计一个序列检测电路。功能是检测出串行输入数据Data中的4位二进制序列0101（自左至右输入），当检测到该序列时，输出Out=1；否则，输出Out=0。要求：（1） 给出电路的状态编码，画出状态图（注意考虑序列可重叠）。（2） 用Verilog HDL的行为描述方式描述该电路。（3） 调试，仿真测试。4、 设计一个1位二-十进制加法器（BCD码加法器），并调试、仿真测试。实验记录1、 记录实验数据和波形。2、 分析与排除故障的过程与体会。实验报告及思考：实验报告要求：实验项目名称、要求、内容及步骤（包括源程序，实验记录结果），并回答问题：1、 给