集成电路可测性设计技术与发展趋势ppt课件

集成电路可测性设计技术与发展趋势,1,一、集成电路测试与可测性设计 二、早期的ASIC可测性设计技术 三、近期的SoC可测性设计技术 四、ITC02国际SoC基准电路 五、展望与总结,本课程安排,2,1. 集成电路测试,集成电路测试是针对集成电路芯片成品而言。,一、集成电路测试与可测性设计,制造缺陷 硅晶圆质量 光刻精度 掩模板受污染 产生过程的变化 氧化问题,电学故障 连线的短路 连线的开路 晶体管端口电平被强制值 电阻器件的短路/断开 元件门限值发生变化,1.1 集成电路测试与功能验证是两个不同的概念。,a. 集成电路测试是为了剔除生产过程中产生的废品。,b. 集成电路功能验证是用于证明所设计电路在性能上是否满足指 标要求。,3,b. 所谓测试，就是在被测 电路的输入引脚施加相 应的激励信号，然后检 测输出引脚的响应，并 将检测到的输出引脚的 响应与期望的响应进行 比较，以判断电路是否 存在故障的过程。,1.2 关于集成电路测试的基本思想暗箱理论,a. 暗箱理论, 即被测对象是一个“神秘”的不可及“暗箱”，不允许打开“暗箱”， 但又要了解“暗箱”中的情况。,一、集成电路测试与可测性设计,4,2.1 CMOS集成电路常用电气参数测试指标,a. 绝对最大额定值（Absolute Maximum Ratings）,Vcc 电源电压 Vin 输入电压 Iin 输入电流 Tstg 存放温度范围,IDD 静态功耗电流 II 输入漏电电流 IOH 输出高电平时的输出电流 IOL 输出低电平时的输出电流 VOH 输出逻辑高电平 VOL 输出逻辑低电平 VIH 输入逻辑高电平 VIL 输入逻辑低电平 CIN 输入电容 CPD 功耗电容,b. 静态参数（Static Characteristics）,2. 目前业界集成电路测试状况简述,实际集成电路测试是进行部分功能验证和电气参数测试两部分工作。,一、集成电路测试与可测性设计,5,2.1 CMOS集成电路常用电气参数测试指标（续1）,c. 动态参数（Dynamic Characteristics）,fmax 最高输入工作频率 tWH 高电平时钟脉冲宽度 tSU 建立时间 tPLH tPHL 输出传输延迟时间 tTHL tTLH 输出状态转换时间,一、集成电路测试与可测性设计,6,2.2 集成电路自动测试设备（ATE Automatic Test Equipment）,T6500 VLSI Test System,T6672 / 6673 SOC Test System,T5375 Memory Test System,T6371/6361 LCD Driver Test System,a. 日本ADVANTEST公司的AET,一、集成电路测试与可测性设计,7,2.2 集成电路自动测试设备（续1）,b. 常用集成电路ATE的一些技术指标, 日本ADVANTEST公司T6672 大规模集成电路测试系统 - Number of Pins 256 I/O - Test frequency 125 / 250 / 500MHz（数据速率） - Driver voltage range Vih= -1.8V to 6.0V, Vil= -2.5V to 5.0V 日本VTT公司V7100+ 大规模集成电路测试系统 - Test frequency 10 MHz - Number of pins 128 I/O - Driver voltage range Vih: 011V, Vil: -2.0V8V 美国HILEVEL公司ETS770大规模集成电路测试系统 - Test frequency 50 MHz - Number of pins 128 I/O - Driver voltage range Vil ：-2.0V 6V， Vih： (Vil + 500mV) to 6.5V,一、集成电路测试与可测性设计,8,2.3 集成电路测试一般基本费用,a. 集成电路测试的直接代价, 测试程序开发费,- 将测试图形（Test Pattern）转化成ATE的测试程序（Test Program）。,一、集成电路测试与可测性设计,9,2.3 集成电路测试一般基本费用（续1）,a. 集成电路测试的直接代价（续1）, 小批量测试分析费, 系统租赁机时费,一、集成电路测试与可测性设计,10,1每片裸片的价格约US $99000 / 6000 = US $16.5 2QFP208封装的目前报价为US $0.95 US $1.00 3建立测试环境的首次费用约为US $50000，其中包括： - 探针每根US $10，208针约需要US $2080； - 测试PCB板每块US $5000，一般还备一块备板，共计US $10000； - Route Board板每块US $5000，一般还备一块备板，共计US $10000； - Socket每套US $3000，一般还备一套，共计US $6000； - Test Kit每套US $3000； - 测试软件开发费US $15000。 4每片芯片在测试的时候还要再加上约US $0.20ATE使用费。 5每片芯片的测试费用= （US $50000/6000）+ US $0.20 = US $8.533。 6每片芯片的IP核使用费（主要是ARM IP核）约为US $0.30。 7每片芯片的单价为： 裸片价格+封装价格+测试价格 +IP核使用费 US $16.5+ US $1.00 +US $8.533+US $0.30=US $26.333；,2.3 EPON MAC芯片成本预算实例（SMIC 0.18um CMOS工艺）,一、集成电路测试与可测性设计,11,3. 集成电路可测性设计的提出,3.1 随着芯片集成度的提高，集成电路测试面临的挑战。,a. 测试时间越来越长，百万门级SoC测试可能需要几个月甚至 更长的时间。,b. 测试矢量的数目越来越多，测试覆盖率却难以提高，人们不 知道究竟要用多少测试矢量才能覆盖到所有的器件。,c. 测试设备的使用成本越来越高，直接影响到芯片的成本。,一、集成电路测试与可测性设计,12,3.2 可测性设计,a. 可测性设计概念, 可测性设计指集成电路设计在设计系统和电路的同时，考虑到测试 的要求，通过增加一定的硬件开销，获得最大可测性的设计过程。, 简单来说，可测试性设计即是指为了达到故障检测目的所做的辅助 性设计。,b. 可测性设计的注意点, 测试矢量尽可能少； 容易生成测试矢量； 测试矢量生成时间尽可能少； 对原始电路其它性能影响最小。,一、集成电路测试与可测性设计,13,一、集成电路测试与可测性设计 二、早期的ASIC可测性设计技术 三、近期的SoC可测性设计技术 四、ITC02国际SoC基准电路 五、展望与总结,本课程安排,14,1. 以逻辑门层固定逻辑值故障模型为主要测试故障模型,二、早期的ASIC可测性设计技术,专用集成电路（ASIC Application Specific Integrated Circuit） *如：LAN用芯片、图形处理用芯片、通信用CODEC芯片等。,* 注：s-a-1 和s-a-0故障是相对于电路的逻辑功能而言的，与具体 的物理故障没有直接关系。,例：,例：,1.1 固定逻辑值故障模型：指集成电路制造过程中所有缺陷都可以 表现为逻辑门层次上网线的逻辑值被固定在某一逻辑电平。,a. 固定0故障（stuck-at-0），记为s-a-0。,b. 固定1故障（stuck-at-1），记为s-a-1。,15,a. 在一个ASIC中，固定逻辑值故障可分为单故障与多故障两类。,1.2 固定逻辑值故障模型是ASIC中使用最广的故障模型,b. 固定逻辑值故障一般不会改变电路的拓扑结构。,研究证明：,对任何能检测用线与（线或）处理过电路的单个固定逻辑 值故障的测试矢量，一定能够检测出原电路中的桥接故障。,桥接故障是一种有可能改变电路拓扑结构的故障模型。,二、早期的ASIC可测性设计技术,16,2. ASIC可测性设计（Design for Test DFT）,2.1 可测性设计出发点针对测试矢量产生与施加。,a. 以求有效提高电路的可控性和可观性,b. 可测试性设计研究目标, 可控性：由原始输入信号来控制电路内部某个节点的电平值， 以便激活故障和控制敏化通路上的其它控制信号。, 可观性：要建立一条故障敏化通路，使故障能传输到可及输出 端，使故障信号能被观察。, 降低可测试性设计所产生的延时、面积、功耗和引脚等开销；, 提高故障检测覆盖率，达到85%以上为好；, 减少测试矢量或序列的生成时间；, 减少测试时间。,二、早期的ASIC可测性设计技术,17,2.2 可测性设计方法的分类,a. 专项设计（ad hoc design）,b. 结构设计（structured design）, 根据电路的功能，只采取较简单的措施，使其可测试性提高。, 目前较常用的设计方法有：, 对电路内部的结构，在保证原有功能不变的基础上，根据 可测试性设计算法或规则进行设计。,- 扫描路径法（Scan）,- 内建自测试法（BIST, Built-In Self-Test）,- 边界扫描法（Boundary Scan）,二、早期的ASIC可测性设计技术,18,3. 针对性（Ad Hoc）可测性设计方法,b. 优点：, 增加的附加测试电路通常较少；, 对电路工作速度的影响较小。,a. 设计者针对每一个具体电路，根据可测试性设计原则和注 意点等，进行可测试性设计。,最基本原则: 通过电路划分增加对内部模块的可控性和可观性。,c. 缺点：, 规律性较差，对设计者的经验要求较高。, 设计工作量大。,二、早期的ASIC可测性设计技术,19, 针对组合电路中固定逻辑值故障的测试,测试矢量,测试响应,4. 扫描路径法（Scan）,4.1 问题的引入,二、早期的ASIC可测性设计技术,20, 如果这部分组合电路内嵌在时序逻辑电路中怎么测试？,* 必须在电路输入端加上特殊的输入信号，才有可能 在被测组合电路的相应输入端形成所需的测试激励。,这里有固定0故障,* 必须在电路输出端观察到 被测组合电路的测试响应。,4. 扫描路径法（Scan）,4.1 问题的引入,二、早期的ASIC可测性设计技术,21,4.2 扫描路径方法的形成, 将电路中所有时序触发器均替换为扫描触发单元。,扫描路径,这里有固定0故障,扫描触发单元,二、早期的ASIC可测性设计技术,22,4.3 扫描路径法的测试步骤,a. 电路置为扫描测试状态，检查每个触发器的基本功能, 使移位寄存器为全0 或全1的状态，检查每个触发器是否有两种 稳定状态。, 输入测试序列00110011，检查每个触发器的翻转功能。,b. 检查组合电路 N 和存储元件之间的连接关系, 在“测试”状态，使时序元件为某状态，从 N 的PI 输入测试矢量；, 在“正常”状态，把 N 的输出信号送入时序元件；, 在“测试”状态，用扫描方式，在PO 处观察响应，判断连接电 路是否有故障。,二、早期的ASIC可测性设计技术,23,4.3 扫描路径法的测试步骤（续1）,c. 组合电路N的测试, 测试激励,- PI 端直接施加的信号；,- 从扫描输入端逐位移入时序元件后，由其产生的输出。, N 的输出信号,- 可直接观察的 PO端输出信号；,- 送入时序元件的信号。, 对送入时序元件信号的观察处理,- 将这些信号锁存于时序元件；,- 将时序元件中的状态移出，在扫描信号输出端进行观察。,二、早期的ASIC可测性设计技术,24,4.4 扫描路径法的特点：,a. 优点, 仅需三个附加的管脚供测试用，即测试控制端、扫描输入和扫描 输出，并易于集成。,- 有时可与正常信号输出端合用。, 测试过程简单，测试矢量生成可用FAN等算法。, 故障定位比较方便，故障覆盖率很高。,b. 缺点, 对电路速度及芯片面积的影响都比较大。通常需要用掉4%20% 的芯片面积。, 测试时间比较长。, 有些时序故障不一定能精确测出。, 对被测电路限制较大，不是所有电路均可设计成扫描的。,二、早期的ASIC可测性设计技术,25,5. 内建自测试法（BIST, Built-In Self-Test）,5.1 设计原则,b. 在外部测试命令控制下，电路进行自我测试，并给出结果。, 可以克服芯片外部测试引脚数太少的问题；, 通常用于具有大量重复结构的集成电路中，如Memory等。,a. 在集成电路内部增加产生测试码和对测试结果进行分析的电路；,内建自测试原理图,其中： PI： 原始输入端 PO：原始输出端 T： 工作方式转换控制端 G： 分析结果指示端,二、早期的ASIC可测性设计技术,26,6. 边界扫描法（Boundary Scan）,6.1 设计原则, 每个寄存器都可输入数据，也可输出数据；, 所有寄存器可连接成一个移位寄存器。,a. 在核心逻辑电路的输入输出端都增加一个寄存器。,边界扫描测试原理图,* 1990年被IEEE确定为 IEEE1149.1标准。 * 又称使用JTAG（Joint Test Action Group）测 试结构。 * 为一种不需要其它测试 设备的扩展型自治测试 技术。,二、早期的ASIC可测性设计技术,27,6.2 边界扫描硬件设计,a. 根据IEEE1194.1标准，边界扫描设计的硬件包括：, 测试存取通道（TAP）,- 提供芯片测试所需的各种数据。, TAP控制器,- 对TMS信号进行译码，使测试系 统进入相应测试模式，并产生该 模式下所需要的各个控制信号。, 指令寄存器（IR）,- 在测试时，指令经TDI移入IR ， 然后送入指令锁存器，并译码， 配合TMS信号产生控制边界扫 描电路的各种信号。, 测试数据寄存器组（TDR）,- 在测试时，用于各种中间数据和测试数据寄存。,二、早期的ASIC可测性设计技术,28,7. ASIC可测性设计技术总结, 扫描路径法虽然理论上适用于各种时序组合逻辑电路，但由于其附 加测试开销较大，一般也只用于规模相对较小的电路。,虽然扫描路径法、边界扫描法和内建自测试法等均已 较成熟并可实用，但这些方法也存在较大局限性。,二、早期的ASIC可测性设计技术,加入可测性设计部分，可使ASIC芯片的测试难度明显降低、测试码的生成时间大为减短，及对ATE性能要求不再苛刻，这使大幅度减少ASIC芯片测试成本成为可能。, 内建自测试法通常只被用于具有大量重复结构电路，如MEMORY等。, 边界扫描法通常用于一些功能成熟、不能任意改动内部电路结构的专 用功能电路或IP（Intellectual Property）核。,29,一、集成电路测试与可测性设计 二、早期的ASIC可测性设计技术 三、近期的SoC可测性设计技术 四、ITC02国际SoC基准电路 五、展望与总结,本课程安排,30,以设计一块1千万门/1GHz工作速度芯片为例: 按每名IC设计工程师100门/天的设计产能，针对满足芯片功能 和时序要求来进行此款芯片设计，将需要约400人/年的工作量。,1.1 20世纪70年代，IC基于器件级而设计。 a. 人工为主，在数据处理和图形编辑方面采用计算机辅助设计。 b. 设计与工艺不可分割。,1.2 20世纪80年代，IC基于单元库而设计。 a. EDA出现，PCB设计方法的引入，形成了库的概念、工艺模 拟参数及其时序仿真概念。 b. 涉及与工艺分离的设计环境。,1IC 设计方法的演变,三、近期的SoC可测性设计技术,31,1.3 20世纪90年代，IC基于IP核而设计。 a. 设计进入功能级的抽象化阶段，即可复用以前经过验证， 并有一定功能的设计资源（ IP Intellectual Property ）。 b. IP核成为市场化的商品，全球有1000多家IP核提供公司。 c. 形成基于IP核的SoC设计思想。,三、近期的SoC可测性设计技术,在单一硅芯片上实现一个系统所具有的信号采集、转 换、存储、处理和输入/输出（I/O）等功能的电路。,32,基于IP核复用技术，IC的设计规模和实现功能有了一 个突变 ，由原来的专用功能VLSI发展到目前的SoC。,SoC的测试问题已成为阻碍其快速发展的瓶颈！,* 测试难点主要体现在： - 被测IP核已深深嵌入芯片中，如何实现测试访问？,三、近期的SoC可测性设计技术,33,基于IP核复用技术，IC的设计规模和实现功能有了一 个突变 ，由原来的专用功能VLSI发展到目前的SoC。,SoC的测试问题已成为阻碍其快速发展的瓶颈！,* 测试难点主要体现在： - 被测IP核已深深嵌入芯片中，如何实现测试访问？ - ATE测试设备存在局限性，如何克服测试资源少？,三、近期的SoC可测性设计技术,34,基于IP核复用技术，IC的设计规模和实现功能有了一 个突变 ，由原来的专用功能VLSI发展到目前的SoC。,SoC的测试问题已成为阻碍其快速发展的瓶颈！,* 测试难点主要体现在： - 被测IP核已深深嵌入芯片中，如何实现测试访问？ - ATE测试设备存在局限性，如何克服测试资源少？ - 设计测试开销的限制，如何降低面积、引脚、功耗？,三、近期的SoC可测性设计技术,35,基于IP核复用技术，IC的设计规模和实现功能有了一 个突变 ，由原来的专用功能VLSI发展到目前的SoC。,* 测试难点主要体现在： - 被测IP核已深深嵌入芯片中，如何实现测试访问？ - ATE测试设备存在局限性，如何克服测试资源少？ - 设计测试开销的限制，如何降低面积、引脚、功耗？ - 其他？,SoC 40% 50%成本 是由测试部分造成！,SoC的测试问题已成为阻碍其快速发展的瓶颈！,三、近期的SoC可测性设计技术,36,a. 由于SoC中IP核的种类多样性，使SoC中的故障模型也存在 复杂的多样性。, 一般可归结为：固定故障模型、桥接故障模型和延迟故障模型等。 对于存储器IP核，则故障模型更多，如：耦合故障模型、转换故 障模型等。,b. 为了便于分析研究，业界确定以最常用的固定故障模型为 SoC的基本故障模型。,以固定故障模型为SoC的基本故障模型。,2SoC测试中的故障模型,三、近期的SoC可测性设计技术,37,3SoC测试需要解决的基本问题,a. 在SoC中，被测IP核已深深嵌入芯片中，测试难度大大提高。,3.1 SoC的测试访问问题,b. 必须建立相应的测试访问通道，实现对IP核的测试访问。, 一般无法从SoC芯片引脚直接访问到IP核的IO端口； IP核的IO端口失去了原有的可控性和可观性。, 基于测试访问通道，实现对IP核输入端口施加测试激励。 基于测试访问通道，实现从IP核输出端口获取期望的测试响应。,SoC测试的基本问题包括访问、隔离和控制。,三、近期的SoC可测性设计技术,38,a. 在SoC中内嵌了多个IP核，要避免在IP核测试中的相互干扰。, 需要在IP核测试过程中对IP核进行隔离，即将被测IP核的输入 输出端口与片上其他相连接IP核的输入输出端口相隔离。,3.2 SoC的IP核测试隔离问题,b. 要保证被测IP核的测试响应不会将片上其他IP核带入某种危 险的工作状态。, 测试隔离使得被测IP核在测试过程中与片上其他逻辑不至于相 互干扰。,三、近期的SoC可测性设计技术,39,a. 在SoC中测试过程中，测试控制要完成的工作。,3.3 SoC的测试控制问题,b. 基于测试控制策略的SoC片上IP核测试。, 当要测试某一IP核时，就激活该IP核处于测试状态； 当某一IP核测试完成就将该核置于测试复位状态； 当完成整个SoC测试时，要将所有IP核置于正常工作状态。, SoC中可能复用了很多不同种类的IP核，这些IP核一般需要分批 进行测试。 最简单的测试控制策略是一次只测一个IP核，但这种策略太不经 济了。 SoC中IP核测试控制策略的制定目标是减少芯片总的测试时间， 降低总的测试成本。,三、近期的SoC可测性设计技术,40,被测IP核已深深嵌入芯片中,在原设计中加入便于测试的电路结构,SoC 可测性设计思想的引入。,4SoC可测性设计技术,三、近期的SoC可测性设计技术,41,被测IP核已深深嵌入芯片中,在原设计中加入便于测试的电路结构,SoC 可测性设计思想的引入。,* 目前学术界将SoC DFT的研究划分为三个分支： 1. 核封装（Wrapper）,包裹在IP核外围，实现片上IP核核间的测试隔 离，并还为IP核提供了测试数据的传送通道。,三、近期的SoC可测性设计技术,42,* 目前学术界将SoC DFT的研究划分为三个分支： 1. 核封装（Wrapper）,包裹在IP核外围，实现片上IP核核间的测试隔 离，并还为IP核提供了测试数据的传送通道。,2. 测试寻访机制 （TAM Test Access Mechanism）,SoC上传送测试数据的物理通道。完成整个SoC 测试激励与测试响应的传送。,三、近期的SoC可测性设计技术,43,3. 测试调度策略（Test Scheduling）,控制整个SoC的测试流程。,* 目前学术界将SoC DFT的研究划分为三个分支： 1. 核封装（Wrapper）,包裹在IP核外围，实现片上IP核核间的测试隔 离，并还为IP核提供了测试数据的传送通道。,2. 测试寻访机制 （TAM Test Access Mechanism）,SoC上传送测试数据的物理通道。完成整个SoC 测试激励与测试响应的传送。,核封装,测试寻访机制,测试调度策略,硬件电路,算法流程,三、近期的SoC可测性设计技术,44,5IEEE Std 1500标准简介,b. 经过近十多年的努力，由Yervant Zorian领导的IEEE P1500 Standard for Embedded Core Test（SECT）工作团队在2005 年确定了相关的SoC测试标准。 至2007年11月有正式第一版。, 目前的测试名称为IEEE Std 1500。,a. 1995年IEEE成立相关的研究团队专门制定针对基于嵌入式 IP核所集成电路（SoC）的测试标准。,5.1 IEEE Std 1500标准的发展历史,IEEE Standard Testability Method for Embedded Core-based Integrated Circuits, 当时的测试标准名称暂定为IEEE P1500。,三、近期的SoC可测性设计技术,45,a. 标准中确定了一种针对基于内嵌IP核所组成SoC的测试架构。, IEEE Std 1500标准有较多细节设计源于IEEE Std 1149.1标准。,5.2 IEEE Std 1500标准包含的基本内容,三、近期的SoC可测性设计技术,46,a. IEEE Std 1500 Wrapper的结构, 由测试环单元、指令寄存器和旁路寄存器三个组成部分。,5.3 IEEE Std 1500测试环（Wrapper）,测试环 单元,三、近期的SoC可测性设计技术,47,b. IEEE Std 1500测试环单元（ Wrapper Cell）的结构,5.3 IEEE Std 1500测试环（续1）, IEEE Std 1500测试环单元电路,输入测试环单元结构,输出测试环单元结构, IEEE Std 1500测试环单元端口说明。 - di、do：分别为数据输入端口和数据输出端口。 - wr_sdi、wr_sdo：分别为测试环扫描输入端口和输出端口。 - test_en：为测试允许。 - wr_clk：为测试环时钟。 - wr_se： 为测试环扫描链扫描允许。,三、近期的SoC可测性设计技术,48,由Yervant Zorian领导的IEEE P1500 SECT工作团队历 尽10年（1995年2007年）确定了IEEE std 1500标准。,IEEE std 1500标准中对TAM和测试调度 策略等只是一种框架性的定义，并未最终确定。完全开放给全世界的研究工 作者，有待各个研究工作者的进一步完善。,三、近期的SoC可测性设计技术,49,由Yervant Zorian领导的IEEE P1500 SECT工作团队历 尽10年（1995年2007年）确定了IEEE std 1500标准。,IEEE std 1500标准中对TAM和测试调度 策略等只是一种框架性的定义，并未最终确定。完全开放给全世界的研究工 作者，有待各个研究工作者的进一步完善。,我国的研究工作者如能进一步加强、加大这一领域的研究深度和广度， 尽早研究出可实际应用的SoC TAM和测试调度策略，将使我们国家在 集成电路设计界占有举足轻重的地位。,三、近期的SoC可测性设计技术,50,6. SoC可测性设计技术总结,三、近期的SoC可测性设计技术,6.1 当今国际上针对SoC可测性设计的研究主要可划分为：,51,6.2 对国内外近期在SoC DFT架构与测试调度策略研究中相关研究 成果的分析，可得出如下结论：。,a. 作为SoC DFT架构设计中的关键部件TAM，一般均采用专用测试总线 结构，并以TestRail、Test Bus和CAS-BUS等结构最为经典。 它们虽在测试开销方面有所控制，但在TAM带宽动态分配的灵活性、多IP核 的并行测试调度等方面存在很多问题。,b. 由于测试调度策略是一个NP-hard问题，目前只能采用若干种近似的算 法来解决，并没有什么最佳策略出现。目前较常用的有整数规划数学模 型和Bin-packing方法等。 它们虽在各自的算法层面已有很大进展，但由于在运算量控制方面存在较大的 问题，进而使较多算法无法真正投入实际应用。,三、近期的SoC可测性设计技术,52,一、集成电路测试与可测性设计 二、早期的ASIC可测性设计技术 三、近期的SoC可测性设计技术 四、ITC02国际SoC基准电路 五、展望与总结,本课程安排,53,四、ITC02国际SoC基准电路,4.1 ITC02国际SoC基准电路简介,大量的研究以ITC02国际SoC基准电路为验证载体 用于各项具体研究成果所对应数学模型与算法的可求解性、易求解性，及解的合理性、优化性的验证工作。, Erik Jan Marinissen、Vikram Iyengar和Krishnendu Chakrabarty三 位科学家于2002年IEEE国际测试会议上提出。 包含有12个来源于不同企业与高等学府的SoC电路。,54,一、集成电路测试与可测性设计 二、早期的ASIC可测性设计技术 三、近期的SoC可测性设计技术 四、ITC02国际SoC基准电路 五、展望与总结,本课程安排,55,- 研究成果符合IEEE国际标准。 - 研究成果达到国际水平。,五、展望与总结,1我们学院在集成电路可测性设计方面的研究工作与世界上相关 主流研究工作同步。,- 目前大部分DFT研究项目开始转向了纳米/GHz级SoC。 - 特别是对纳米/GHz级集成电路设计中信号完整性的研究。,2集成电路可测性设计的研究是对相应学科研究工作的完善。,- 随着集成电路设计方法研究、设计流程研究和设计架构研究等不断 进步， 集成电路可测性设计研究将面临新的挑战与机遇。 - 集成电路可测性设计研究将为本学科的研究 工作拓展出一片广阔的研究空间。,3集成电路可测性设计研究工作是一项很有生命力的研究工作。,56,57,