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电子线路设计与测试,2010年12月,ISP器件的设计与应用,2,一、实验目的,掌握可编程逻辑器件的应用开发技术设计输入、编译、仿真和器件编程；熟悉一种EDA软件使用；掌握Verilog设计方法；掌握分模块分层次的设计方法；用Verilog完成一个多功能数字钟设计。,3,二、实验任务：多功能数字钟设计（第1618周）,已知条件MAX+PlusII软件FPGA实验开发装置(该装置可以提供3路时钟信号和译码显示电路）,基本功能具有“秒”、“分”、“时”计时功能，小时按24小时制计时。具有校时功能，能对“分”和“小时”进行调整。,扩展功能仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。定时控制，其时间为23时58分；,4,选做内容任意时刻闹钟（闹钟时间可设置）自动报整点时数,二、实验任务：多功能数字钟设计（第1618周）,5,三、数字钟设计分析-功能框图,秒计数器计满60后向分计数器进位,分计数器计满60后向小时计数器进位,小时计数器按照“24进制”规律计数,6,时分秒计数器的设计,分和秒计数器都是模M=60的计数器其计数规律为0001585900时计数器是一个24进制计数器即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。,7,四、数字钟的实现方法简介：,使用传统的中小规模集成电路实现。使用可编程逻辑器件（FPGA或CPLD）实现。这类电路具有现场可编程的特性，用户通过计算机和开发工具将自己设计的电路，生成关于阵列连接的信息文件，并将信息文件通过编程器“编程”到芯片上，实现所需功能。（本实验选用该方式实现，参考p115）使用专用集成电路（ASIC芯片）实现(例如数字手表用的芯片等）。,8,可编程逻辑器件的开发流程,9,1.设计输入,2.电路编译与适配,3.电路仿真,4.器件的编程下载,五、设计举例十进制计数器,10,1.设计输入,使用文本输入方式来完成输入，设计输入包括以下步骤：,（1）创建一个新文件。,（2）输入VerilogHDL代码。,（3）保存文件并检查错误。,（4）规定项目名称。,（5）关闭TextEditor窗口。,11,（1）创建一个新文件,a.启动Max+PlusII,双击MAX+PLUSII图标开始-EDA工具-Altera-MAX+PLUSII10.2，开始运行MAX+PLUSII,12,b.选择FileNew菜单，或单击，,弹出New对话框。,图形编辑输入符号编辑输入文本编辑输入波形编辑输入,c.选中TextEditorfile（文本设计文件）单选按钮。,d.单击ok按钮。弹出TextEditor窗口。,13,（2）输入Verilog代码,文本编辑器,14,Count10原理图,15,count10.v,16,（3）保存文件,要保存文件，选择FileSaveAs选项，弹出SaveAs对话框。如图所示。,在FileName文本框中输入count10，并在Directories列表框中选择文件的保存目录。,在MAX+PLUS的有些版本中，保存文件目录的路径字符串中不能包含中文字符。,注意,17,MAX+PLUSII中，在编译一个项目前，必须确定一个设计文件作为当前项目。在File-Project-Name项，或者将出现ProjectName对话框2.在Files框内，选择当前设计文件。3.选择OK。MAX+PLUSII的标题条将显示新的项目名字,指定项目名称,当前项目,显示当前路径下的全部设计文件和编程文件。,显示当前项目名,显示当前路径,显示所有子目录.,显示所有本地和网络驱动器,18,指定当前设计项目为顶层文件,菜单File-Project-SetProjecttoCurrentFile工具栏,在保存文件完毕一定要设置设计项目为当前顶层文件,注意,技巧,此操作在你打开几个原有项目文件时尤为重要，否则容易出错。,19,为了确保输入的正确，可以保存文件并编译。步骤如下：,选择FileProjectSave选项选择Max+plusIICompilerStart进行编译并检查错误,（4）检查错误,c.单击编译窗口右上角的关闭按钮，关闭Compiler窗口。,（5）关闭TextEditor窗口。,20,编译过程,21,注意事项,不能把用户的设计文件存放在硬盘的根目录下，双击子目录选中；设计文件名中不能含有文字和特殊符号设置项目为当前顶层文件特别在打开了几个设计文件时尤其要注意,22,（1）定义器件,2.电路编译与适配,a.选择AssignDevice选项，弹出Device对话框。,b.在DeviceFamily下拉列表框中选择适配器件的系列，在Devices中选择器件的型号，然后单击OK按钮。,c.如果不对适配器件的型号进行选择，该软件将自动选择适合本电路的器件进行编译适配。,（本设计中选择FLEX10k系列的EPF10k10LC84-4器件）,23,（2）编译适配,再次选择MAX+plusCompiler或者，弹出Compiler窗口。,单击Start按钮开始编译并显示编译结果，生成*.sof下载文件。MAX+PLUSII编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到Altera器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。,24,（1）添加仿真激励信号,3.电路仿真,a.选择MAX+plusWaveEditor选项，弹出波形编辑窗口。,25,b.将鼠标移至空白处并单击右键选择EnterNodefromSNF选项，或Nodes-EnterNodesfromSNF出现对话框窗口。,c.单击List和=按钮，,选择欲仿真的输入/输出端口。,26,d.电路输入端口添加激励信号,选中欲添加信号的管脚，窗口左边的信号源按钮变成可操作状态。根据电路实际要求选择信号源种类。,放大或缩小波形,调整显示区域的大小,以低电平0（或高电平1）覆盖所选波形,以不定态X（或高阻态Z）覆盖所选波形,反转所选波形的逻辑电平,以时钟波形覆盖所选节点,以计数序列覆盖所选的单个组的全部或部分波形,27,e.为输入端口添加信号,选中CP输入端,然后点击窗口左侧的时钟信号源图标,出现如图所示的对话框。,选择初始电平为“0”，时钟周期为“200ns”，倍数为“1”（时钟周期倍数只能为整数倍），单击OK确认。,File-EndTime设置仿真结束时间Option-GridSize设置信号频率,注意,1、时间单位与数值之间不能有空格2、先设置EndTime和GridSize，后设置输入信号,28,f.保存激励信号编辑结果,点击FileSave菜单出现如图所示对话框。,文件名称和原理图文件一致，扩展名为“.scf”，单击OK保存激励信号编辑结果。,10进制计数器激励信号如图所示。,29,（2）电路仿真,电路仿真属于设计校验，包括功能仿真（前仿真）和时序仿真（后仿真）。由于时序仿真的结果比较接近实际器件仿真的结果，因此本设计采用时序仿真。,a.选择MAX+plusSimulator选项或，弹出仿真器窗口。,b.单击Start开始仿真。,c.电路仿真完成后，单击OpenSCF打开波形文件，显示电路的仿真结果。,30,d.10进制电路的仿真结果如图所示。,检查仿真结果是否正确，并观察电路的时序及延时情况。,31,（3）管脚的重新分配与定位,选择MAX+PlusFloorplanEditor选项，即可打开平面（底层）编辑器窗口，出现如图所示的芯片管脚分配图。,芯片名称区,颜色图例,器件显示区,未赋值节点和管脚显示区,选中节点和管脚区,这是由软件自动分配的，用户可根据需要随意改变管脚分配，管脚的编辑过程如下。,32,如果出现下图所示界面,单击layout-Deviceview项,或者双击鼠标左键切换.,33,管脚的编辑过程：,用鼠标左键按住欲分配的输入、输出端口并拖到下面芯片的相应管脚上，然后松开，即可完成一个管脚的重新分配。,34,EDAPro2K实验系统介绍,可用资源8个数码显示（含8421译码）可显示09，AF8个LED发光管显示1个带驱动的小型扬声器（蜂鸣器）8个按键4组时钟源,35,36,可用资源使用方法引脚分配（锁定）,37,可用资源使用方法引脚分配（锁定）,38,引脚分配,nCLRKey18ENKey29CPclk03Q0-Q3数码管121-24,39,推荐使用Assign菜单,40,（4）再次编译,选择MAX+plusCompiler，弹出Compiler窗口。,单击Start按钮开始编译并显示编译结果，生成*.sof下载文件。,41,管脚重新分配时须注意的事项：,芯片上有些特殊功能的管脚（如GND、GlobalCLK等），进行管脚编辑时不能使用。,在器件选择时如果选择了Auto，则不允许对管脚进行再分配。,对管脚进行重新分配后，必须再编译一次，否则下载后的管脚还是自动分配的状态。,42,4.器件的编程下载,a.选择MAX+PlusProgrammer选项，如果是第一次使用，将出现如图所示的对话框。,硬件类型选择“ByteBlaster”并单击OK确认。,43,b.选择完下载文件后，单击OK确定，出现如图所示的编程界面。,单击Configure按钮进行下载编程。,44,六、层次化的设计输入方法,高层次设计是一种“自顶向下”的全新设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。,由于设计的主要仿真和调试过程是在高层次上完成的，这既有利于早期发现结构设计上的错误，避免设计工作的浪费，又减少了逻辑功能仿真的工作量，提高了设计的一次成功率。,45,数字钟设计-层次结构图,46,层次化设计举例,（1）对前面设计的10进制计数器进行修改,47,（2）生成模块符号的过程,输入各模块文件原理图输入或文本输入,(2)将设计文件设置成当前工程.菜单File-Project-SetProjecttocurrentFile,(3)对设计项目进行编译主菜单MAX+PLUSII-Compiler,按Start按钮,(4)对设计项目进行仿真打开波形图编辑器,创建仿真用的通用文件,然后选择菜单MAX+PLUSII-Simulator,(5)生成模块符号,供顶层模块调用选择菜单File-CreateDefaultSymbol,48,生成模块符号,49,（3）利用新的10进制模块构成100进制,（1）新建一个图形编辑文件（2）添加2个10进制计数器（3）将2个10进制计数器级联（4）对该100进制计数器进行仿真,50,熟悉MAX+PLUSII软件的使用；拟定数字钟的组成框图，划分模块；采用分模块、分层次的方法设计电路；各单元模块电路的设计与仿真；总体电路的设计与仿真；总体电路的下载与调试。设计必须采用VerilogHDL语言（最顶层可以采用原理图）。,六、实验步骤与要求,51,封面：实验名称，系，班，姓名，学号，指导教师实验名称设计内容及要求系统框图与说明输入输出设计（按键，数码管，发光管，蜂鸣器）各工作模式仿真波形实测（现场验收）实验总结心得体会及待改进的问题功能扩展,实验报告要求（供参考）,
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