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实验七VHDL中的生成语句及结构体的结构化描述语句的应用,一、实验内容,用生成语句描述二输入的4位全加法器程序，并仿真。用结构体的结构化语句描述二输入的4位全加法器程序，并仿真。根据硬件验证实验装置设计一个能显示二输入的4位全加法器输出结果的电路。硬件验证设计结果。将设计完成的顶层为原理图的能显示二输入的4位全加法器输出结果的电路转换成顶层为VHDL的能显示二输入的4位全加法器输出结果的电路。,二、实验步骤,二输入的4位全加法器的原理图如图7-1，根据图7-1完成VHDL生成语句及结构化语句的描述。掌握、了解用生成语句进行电路设计的方法。对设计的二输入的4位全加法器程序进行语法检测及软件仿真。掌握、了解用结构化描述进行电路设计的方法。对设计的二输入的4位全加法器程序进行语法检测及软件仿真。根据实验六的操作经验，画出能显示二输入的4位全加法器输出结果的电路框图，设计完成各分模块电路，对各模块进行软件仿真。认识变量和信号量对电路设计的影响以及数据类型转换的应用。对设计的电路定义I/O引脚。通过设计实现包括编译Translate、映射Map、布局布线Placeuseieee.std_logic_1164.all;entityfadderisport(a,b,cin:instd_logic;sum:outstd_logic;cout:outstd_logic);end;architectureaboffadderisbeginsum=(axorb)xorcin;cout=(aandb)or(axorb)andcin);endab;,图7-1,
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