EDA实验讲义CK22

word EDA技术实验讲义含GW48系列EDA实验开发系统详细使用说明某某电子工业学院.kx-eda.目 录第一章 GW48 EDA系统使用说明 第一节 GW48教学实验系统原理与使用介绍 第二节 实验电路结构图 第三节 GW48CK/GK EDA系统和GWDVP-B应用板第二章 GW-DSP适配板使用说明 第三章 GW48系统专用配套之GWDVP-B电子设计应用板使用说明第四章 有关内容请见光盘“PDF重要文件 第五章 原理图输入设计方法 第一节 1位全加器设计向导 第二节 设计有时钟使能的两位十进制计数器第六章VHDL设计初步 第一节 2选1多路选择器的VHDL描述 第二节 存放器描述与其VHDL语言现象 第三节 VHDL文本输入设计方法初步【实验1】 1位全加器原理图输入设计 ； 【实验2】 1位全加器VHDL文本输入设计【实验3】 有时钟使能的两位十进制计数器原理图输入设计【实验4】 两位十进制频率计原理图输入设计【实验5】 8位串入并出存放器原理图输入设计【实验6】 2选1多路选择器VHDL设计【实验7】 8位硬件加法器VHDL设计 【实验8】 含异步清0和同步时钟使能的4位加法计数器【实验9】 7段数码显示译码器设计【实验10】 数控分频器的设计【实验11】 4位十进制频率计设计【实验12】 用状态机实现序列检测器的设计【实验13】 用状态机对ADC0809的采样控制电路实现【实验14】 含有FIFO存储器的A/D采样控制电路设计【实验15】 硬件电子琴电路设计【实验16】 硬件的乐曲自动演奏电路设计【实验17】 波形发生与扫频信号发生器电路设计【实验18】 原理图输入设计含LPM的电路【实验19】 移位相加8位硬件乘法器电路设计【实验20】 FPGA、单片机与PC机接口控制电路设计【实验21】虚拟示波器与频谱分析电路设计【实验22】直接数字综合DDS电路设计【实验23】电子设计竞赛项目“等精度频率计设计【实验24】 FIR数字滤波器设计第七章GWF型FPGA掉电保护配置器应用第一章 GW48 EDA系统使用说明72 / 72 第一节 GW48教学实验系统原理与使用介绍 一、GW48系统使用须知事项 a：闲置不用GW48 EDA系统时，关闭电源，拔下电源插头！ b：EDA软件安装方法可参见光盘中相应目录中的中文README.TXT；详细使用方法可参阅本书或EDA技术实用教程、或VHDL实用教程中的相关章节。c：在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入该结构模式工作。 d：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它接口都可带电插拔当适配板上的10芯座处于左上角时，为正确位置。e：系统板上的空插座是为单片机AT89C2051准备的，除非进展单片机与FPGA/CPLD的接口实验和开发，平时在此座上不允许插有任何器件，以免与系统上的其它电路发生冲突。单片机与系统的连接情况可参阅以下的附图2-13。该单片机和相应的编程器需自备或另购。 f：对工作电源为5V的CPLD如1032E/1048C、95108或7128S等下载时。最好将系统的电路“模式切换到“ b，以便使工作电压尽可能接近5V。 g:二、GW48系统主板结构与使用方法附图1-1B、GW48系统目标板插座引脚信号图附图1-1A和1-1C为GW48型EDA实验开发系统的主板结构图，该系统的实验电路结构是可控的。即可通过控制接口键SW9，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化。这种“多任务重配置设计方案的目的有3个：1.适应更多的实验与开发项目；2. 适应更多的PLD公司的器件；3. 适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件与其使用方法说明如下请参看相应的实验板板面和附图1-1A/C。附表1-1 在线编程坐各引脚与不同PLD公司器件编程下载接口说明PLD公司LATTICEALTERA/ATMEL XILINXVANTIS编程座引脚IspLSI CPLD FPGACPLD FPGA CPLD TCK (1) SCLK TCK DCLKTCK CCLK TCK TDO (3) MODE TDOCONF_DONE TDO DONE TMS TMS (5)ISPEN TMS nCONFIGTMS/PROGRAMENABLE nSTA (7) SDO nSTATUS TDO TDI (9) SDI TDI DATA0TDI DIN TDI SEL0GNDVCC*VCC*GNDGNDVCC* SEL1GNDVCC*VCC*VCC*VCC*GND 注：VCC旁的 * 号对混合电压FPGA/CPLD，应该是VCCIO以下是对GW48系统主板功能块的注释，但请注意，有的功能块仅GW48-GK系统存在： 1 SW9 ：按动该键能使实验板产生12种不同的实验电路结构。这些结构如第二节的13 X实验电路结构图所示。例如选择了“图，须按动系统板上的SW9键，直至数码管SWG9显示“3，于是系统即进入了NO.3 图所示的实验电路结构。2 B2 ：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片可配不同的适配座。可用的目标芯片包括目前 附图1-1A GW48-CK实验开发系统的板面结构图附图1-1C GW48-GK实验开发系统的板面结构图世界上最大的六家FPGA/CPLD厂商几乎所有CPLD、FPGA和所有ispPAC等模拟EDA器件 。第三节的表中已列出多种芯片对系统板引脚的对应关系，以利在实验时经常查用。 3) J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无须拔下，但如果要进展应用系统开发、产品开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上如GWDVP板进展调试测试。为了防止由于需要更新设计程序和编程下载而反复插拔目标芯片适配座，GW48系统设置了一对在线编程下载接口座：J3A和J3B。此接口插座可适用于不同的FPGA/CPLD注意，1、此接口仅适用于5V工作电源的FPGA和CPLD；2、5V工作电源必须由被下载系统提供的配置和编程下载。 对于低压FPGA/CPLD，如EP1K30/50/100、EPF10K30E等，都是2.5V器件，下载接口座必须是另一座：ByteBlasterMV。 (4)混合工作电压使用：对于低压FPGA/CPLD目标器件，在GW48系统上的设计方法与使用方法完全与5V器件一致，只是要对主板的跳线作一选择见GW48系统主板： JV2：跳线JV2对FPGA/CPLD芯核电压2.5V或1.8V作选择；SEL18：此跳线仅GW48-GK系统设有。跳线SEL18选择“AH18对于普通GW48-GK系统；选择“BH18对于ASIC实验系统GW48-GK/IC。JVCC：跳线JVCC对芯片I/O电压3.3V(VCCIO)或5VVCC作选择，对5V器件，必须选“。例如，假如系统上插的目标器件是EP1K30/50/100或EPF10K30E/50E等，要求将主板上的跳线座“JVCC短路帽插向“一端；将跳线座“JV2短路帽插向“一端如果是5V器件，跳线应插向“。 5并行下载口 ：此接口通过下载线与微机的打印机口相连。来自PC机的下载控制信号和CPLD/FPGA的目标码将通过此口，完成对目标芯片的编程下载。编程电路模块能自动识别不同的CPLD/FPGA芯片，并作出相应的下载适配操作。 6键1键8 ：为实验信号控制键，此8个键受“多任务重配置电路控制，它在每一X电路图中的功能与其与主系统的连接方式随SW9的模式选择而变，使用中需参照第二节中的电路图。7键9键12 ：实验信号控制键，此4个键不受“多任务重配置电路控制，使用方法参考“。 8 数码管18/发光管D1D16 ：也受“多任务重配置电路控制，它们的连线形式也需参照第二节的电路图。9 数码管914/发光管D17D22 ：不受“多任务重配置电路控制，它们的连线形式和使用方法参考“。 10“时钟频率选择P1A/JP1B/JP1C ：为时钟频率选择模块。通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。对于“CLOCK0JP1C，同时只能插一个短路帽，以便选择输向“CLOCK0的一种频率：信号频率X围： 1Hz 50MHz对GW48-CK系统信号频率X围：0.5Hz 100MHz对GW48-GK系统,由于CLOCK0可选的频率比拟多，所以比拟适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。JP1B分三个频率源组，即如系统板所示的“高频组、“中频组和“低频组。它们分别对应三组时钟输入端。例如，将三个短路帽分别插于JP1B座的2Hz、1024Hz和12MHz；而另三个短路帽分别插于JP1A座的CLOCK4、CLOCK7和CLOCK8，这时，输向目标芯片的三个引脚：CLOCK4、CLOCK7和CLOCK8分别获得上述三个信号频率。需要特别注意的是，每一组频率源与其对应时钟输入端，分别只能插一个短路帽。也就是说，通过JP1A/B的组合频率选择，最多只能提供三个时钟频率。 11扬声器S1：目标芯片的声讯输出，与目标芯片的“SPEAKER端相接，即PIO50。通过此口可以进展奏乐或了解信号的频率。 12 PS/2接口：通过此接口，可以将PC机的键盘和/或鼠标与GW48系统的目标芯片相连，从而完成PS/2通信与控制方面的接口实验。 13VGA视频接口：通过它可完成目标芯片对VGA显示器的控制。(14) 单片机接口器件：它与目标板的连接方式也已标于主系统板上：连接方式可参见第2节的“。注意：平时不能插单片机，以防冲突。 15RS-232串行通讯接口：此接口电路是为单片机与PC机通讯准备的，由此可以使PC机、单片机、FPGA/CPLD三者实现双向通信。当目标板上FPGA/CPLD器件需要直接与PC机进展串行通讯时，可参见实验电路结构图NO.5，将标有“JMCU处的两个插座的短路帽同时向下插，以使单片机的P3.0和P3.1分别与目标芯片的PIO31和PIO30相接。即使RS232的通信接口直接与目标器件FPGA的PIO30/PIO31相接。而当需要使PC机的RS232串行接口与单片机的P3.0和P3.1口相接时，如此应将标有“JMCU处的两个插座的短路帽同时向上插平时不用时也应保持这个位置。 16 AOUT/JP2 D/A转换 ：利用此电路模块，可以完成FPGA/CPLD目标芯片与D/A转换器的接口实验或相应的开发。它们之间的连接方式可参阅第二节的“ ：D/A的模拟信号的输出接口是“AOUT。主板左下角的JP2为转换方式和输出方式选择跳线座。如系统板上所示：1 当短路帽插于“D/A锁存处时，如此D/A的信号WR将受PIO36信号的控制，完成数据锁存的输入方式；2 当短路帽插于“D/A直通处时，如此D/A的信号WR不受PIO36信号的控制，数据将直通输入；3 当分别短路“滤波0与“滤波1时，D/A的模拟输出将获得不同程度的滤波效果 。另外须注意，进展D/A接口实验时，需要打开右下角的+/-12伏工作电源，完毕后关上此电源。 17 ADC0809/AIN0/AIN1 ：外界模拟信号可以分别通过系统板左下侧的两个输入端“AIN0和“AIN1进入A/D转换器ADC0809的输入通道IN0和IN1，ADC0809与目标芯片直接相连。通过适当设计，目标芯片可以完成对ADC0809的工作方式确定、输入端口选择、数据采集与处理等所有控制工作,并可通过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需参阅第二节的“有关0809与目标芯片的接口方式，同时了解系统板上的接插方法以与有关0809工作时序和引脚信号功能方面的资料。注意：不用0809时，需将左下角JP2的“A/D禁止用短路帽短接，以防止与其他电路冲突。ADC0809 A/D转换实验接插方法：1 将插座JP2的“A/D使能短路、“A/D禁止开路，如此 将ENABLE(9)与PIO35相接；假如使“A/D使能开路、“A/D禁止短路，如此使ENABLE(9)0，表示禁止0809工作，使它的所有输出端为高阻态。2假如将插座JP2的“转换完毕短路，如此使EOC(7)PIO36，由此可使目标芯片对ADC0809的转换状态进展测控。 18 VR1/AIN1 ：VR1电位器，通过它可以产生0V+5V 幅度可调的电压。其输入口是0809的IN1与外接口AIN1相连，但当AIN1插入外输入插头时，VR1将与IN1自动断开。假如利用VR1产生被测电压，如此需使0809的第25脚置高电平，即选择IN1通道，参考“。 19 AIN0的特殊用法 ：系统板上设置了一个比拟器电路，主要以LM311组成。假如与D/A电路相结合，可以将目标器件设计成逐次比拟型A/D变换器的控制器件参考“。 20 系统复位键：此键是系统板上负责监控的微处理器的复位控制键，同时也与接口单片机AT89C2051的复位端相连。因此，可兼作单片机的复位键。(21)跳线座JS5/JS6/JPS ：系统板硬件升级备用跳线插座，当需要硬件升级时，有关商家会通知接插方式和使用方法，平时分别短接“MON、“5-VENDORS和“SOF。(22)跳线座SDIP ：短接“DISPLAY，如此使主板上排的8个数码管工作；假如短接“INHIBI，关闭此8个数码管，以便降低主板的干扰，这在提高D/A、A/D或VGA实验的质量，有时是有效的。(23)跳线座SPS ：短接“T_F可以使用在系统频率计。频率输入端在主板右侧标有“频率计处。模式选择为“A。短接“PIO48时，信号PIO48可用，如实验电路结构图NO.1中的PIO48。(24)跳线座SLRAM ：接此为RAM/ROM使能跳线座。短接“RAM_en，即RAM/ROM的片选使能，可以使用主板上的RAM/ROM；短接“RAM_no时，RAM/ROM关闭，平时应该选择此项。(25)跳线座SLA17 ：假如RAM/ROM座上的芯片是28脚向下对齐插芯片，如此短路“VCC；假如RAM/ROM座上的芯片是32脚，如此短路“A17；(23) 目标芯片万能适配座CON1/2 ：在目标板的下方有两条80个插针插座GW48-CK系统，其连接信号如附图1-1B所示，此图为用户对此实验开发系统作二次开发提供了条件。此二座的位置设置方式和各端口的信号定义方式与综合电子设计竞赛开发板GWDVP-B完全兼容！ 对于GW48-GK系统，此适配座在原来的根底上增加了20个插针，功能大为增强。增加的20插针信号与目标芯片的连接方式可参考“和附表1-2。 (24)使用举例： 假如通过键SW9选中了“，这时的GW48系统板所具有的接口方式变为：FPGA/CPLD端口PI/O3128、2724、2320和1916 ，共4组4位二进制I/O端口分别通过一个全译码型的7段译码器输向系统板的7段数码显示器。这样，如果有数据从上述任一组四位输出，就能在数码显示器上显示出相应的数值，其数值对应X围为： FPGA/CPLD输出0000000100101100110111101111 数 码 管 显 示 0 1 2 C D E F端口I/O3239分别与8个发光二极管D8D1相连，可作输出显示，高电平亮。还可分别通过键8和键7，发出上下电平输出信号进入端口I/049和48 ；键控输出的上下电平由键前方的发光二极管D16和D15显示，高电平输出为亮。此外，可通过按动键4至键1，分别向FPGA/CPLD的PIO0PIO15输入4位16进制码。每按一次键将递增1，其序列为1，2，9，A，F。注意，对于不同的目标芯片，其引脚的I/O标号数一般是同GW48系统接口电路的PIO标号是一致的这就是引脚标准化，但具体引脚号是不同的，而在逻辑设计中引脚的锁定数必须是该芯片的具体的引脚号。具体对应情况需要参考第3节的引脚对照表。 第二节 实验电路结构图 1实验电路信号资源符号图说明结合附图2-1，以下对实验电路结构图中出现的信号资源符号功能作出一些说明： (1附图2-1a是16进制7段全译码器，它有7位输出，分别接7段数码管的7个显示输入端：a、b、c、d、e、f和g；它的输入端为D、C、B、A，D为最高位，A为最低位。例如，假如所标输入的口线为PIO1916，表示PIO19接D、18接C、17接B、16接A。 (2附图2-1b是上下电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。 (3附图2-1c是16进制码8421码发生器，由对应的键控制输出4位2进制构成的1位16进制码，数的X围是00001111，即H0至HF。每按键一次，输出递增1，输出进入目标芯片的4位2进制数将显示在该键对应的数码管上。 (4直接与7段数码管相连的连接方式的设置是为了便于对7段显示译码器的设计学习。以图NO.2为例，如图所标“PIO46-PIO40接g、f、e、d、c、b、a表示PIO46、PIO45.PIO40分别与数码管的7段输入g、f、e、d、c、b、a相接。附图2-1 实验电路信号资源符号图 (5附图2-1d是单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20ms。 6附图2-1e是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为高电平，此键的功能可用于手动控制脉冲的宽度。具有琴键式信号发生器的实验结构图是NO.3。2 各实验电路结构图特点与适用X围简述 1结构图NO.0：目标芯片的PIO19至PIO44共8组4位2进制码输出，经外部的7段译码器可显示于实验系统上的8个数码管。键1和键2可分别输出2个四位2进制码。一方面这四位码输入目标芯片的PIO11PIO8和PIO15PIO12，另一方面，可以观察发光管D1至D8来了解输入的数值。例如，当键1控制输入PIO11PIO8的数为HA时，如此发光管D4和D2亮，D3和D1灭。电路的键8至键3分别控制一个上下电平信号发生器向目标芯片的PIO7至PIO2输入高电平或低电平，扬声器接在“SPEAKER上，具体接在哪一引脚要看目标芯片的类型，这需要查第3节的引脚对照表。如目标芯片为FLEX10K10，如此扬声器接在“3引脚上。目标芯片的时时钟输入未在图上标出，也需查阅第3节的引脚对照表。例如，目标芯片为XC95108，如此输入此芯片的时钟信号有CLOCK0至CLOCK10，共11个可选的输入端，对应的引脚为65至80。具体的输入频率，可参考主板频率选择模块。此电路可用于设计频率计，周期计，计数器等等。 (2)结构图NO.1：适用于作加法器、减法器、比拟器或乘法器等。例如，加法器设计，可利用键4和键3输入8 位加数；键2和键1输入8位被加数，输入的加数和被加数将显示于键对应的数码管4-1，相加的和显示于数码管6和5；可令键8控制此加法器的最低位进位。 (3)结构图NO.2：可用于作VGA视频接口逻辑设计，或使用数码管8至数码管5共4个数码管作7段显示译码方面的实验；而数码管4至数码管1，4个数码管可作译码后显示，键1和键2可输入上下电平。 (4)结构图NO.3：特点是有8个琴键式键控发生器，可用于设计八音琴等电路系统。也可以产生时间长度可控的单次脉冲。该电路结构同结构图NO.0一样，有8个译码输出显示的数码管，以显示目标芯片的32位输出信号，且8个发光管也能显示目标器件的8位输出信号。 (5：适合于设计移位存放器、环形计数器等。电路特点是，当在所设计的逻辑中有串行2进制数从PIO10输出时，假如利用键7作为串行输出时钟信号，如此PIO10的串行输出数码可以在发光管D8至D1上逐位显示出来，这能很直观地看到串出的数值。(6)结构图NO.5：此电路结构比拟复杂，有较强的功能，主要用于目标器件与外界电路的接口设计实验。该电路主要含以9大模块： 1普通内部逻辑设计模块。在图的左下角。此模块与以上几个电路使用方法一样，例如同结构图NO.3的唯一区别是8个键控信号不再是琴键式电平输出，而是上下电平方式向目标芯片输入即乒乓开关。此电路结构可完成许多常规的实验项目。 2RAM/ROM接口。在图左上角，此接口对应于主板上，有一个32脚的DIP座，在上面可以插大局部流行的RAM或ROM器件。仅GW48-GK系统包含此接口例如： RAM：62812832PIN、6225628PIN、626428PIN等； ROM：2764、27128、27256、27512、27C010、27C020、27C040、27C080； 28C64、28C256等29C010、29C020、29C040等。此32脚座的各引脚与目标器件的连接方式示于图上，是用标准引脚名标注的，如PIO48第1脚、PIO10第2脚等等。注意，与此座相接的还有2个跳线座，具体使用方法参看上节。对于不同的RAM或ROM，其各引脚的功能定义不尽一致，即不一定兼容，因此在使用前应该查阅相关的资料，但在结构图的上方也列出了局部引脚情况，以资参考。3VGA视频接口。在图右上角，它与目标器件有5个连接信号：PIO40、41、42、43、44，通过查表第3节的引脚对照表，可的对应于EPF10K20-144的5个引脚号分别是：87、88、89、90、91。4PS/2键盘接口。在图右上侧。它与目标器件有2个连接信号：PIO45、46。5A/D转换接口。在图左侧中。图中给出了ADC0809与目标器件连接的电路图。使用须知事项可参照上节。有关FPGA/CPLD与ADC0809接口方面的实验示例在本实验讲义中已经给出实验12。 6D/A转换接口。在图右下侧。图中给出了DAC0832与目标器件连接的电路图。使用须知事项可参照上节。有关FPGA/CPLD与0832接口方面的实验示例在本实验讲义中已经给出实验16。7LM311接口。注意，此接口电路包含在以上的D/A接口电路中，可用于完成使用DAC0832与比拟器LM311共同实现A/D转换的控制实验。比拟器的输出可通过主板左下侧的跳线选择“比拟器，使之与目标器件的PIO37相连。以便用目标器件接收311的输出信号。注意，有关D/A和311方面的实验都必须打开+/-12V电压源，实验完毕后关闭此电源。8单片机接口。在图右中侧。图中给出了AT89C2051单片机与目标器件连接的电路图。详细使用方法可参看上节。9RS232通信接口。注意，此接口电路包含在以上的单片机接口电路中。注意，如下列图，如果分别短接单片机的脚2与19、脚3与18，就能使RS232接口直接与目标器件相连，以便完成目标器件与PC机的硬件RS232通信结构方面的实验，详细使用方法可参看上节。注意，中并不是所有电路模块都可以同时使用，这是因为各模块与目标器件的IO接口有重合。仔细观察可以发现：1当使用RAM/ROM时，数码管3、4、5、6、7、8共6各数码管不能同时使用，这时，如果有必要使用更多的显示，必须使用以下介绍的扫描显示电路。但RAM/ROM可以与D/A转换同时使用，尽管他们的数据口PIO24、25、26、27、28、29、30、31是重合的。这时如果希望将RAM/ROM中的数据输入D/A器件中，可设定目标器件的PIO24、25、26、27、28、29、30、31端口为高阻态；而如果希望用目标器件FPGA直接控制D/A器件，可通过主板上的跳线禁止RAM/ROM数据口。RAM/ROM能与VGA同时使用，但不能与PS/2同时使用，这时可以使用以下介绍的PS/2接口。2 单片机不能与D/A同时使用，但D/A与A/D能同时使用。3 A/D不能与RAM/ROM同时使用，由于他们有局部端口重合，假如使用RAM/ROM，必须禁止ADC0809，即将主板左下方的跳线口“A/D禁止短路；而当使用ADC0809时，应该禁止RAM/ROM，即将主板上的跳线口SLRAM短路“RAM_no。如果希望A/D和RAM/ROM同时使用以实现诸如高速采样方面的功能，必须使用含有高速A/D器件的适配板，如GW-DSP系列适配板，或GWA102AD、GWAK30AD等型号的适配板。4 RAM/ROM不能与311同时使用，因为在端口PIO37上，两者重合。(7)结构图NO.6：此电路与NO.2相似，但增加了两个4位2进制数发生器，数值分别输入目标芯片的PIO7PIO4和PIO3PIO0。例如，当按键2时，输入PIO7PIO4的数值将显示于对应的数码管2，以便了解输入的数值。(8结构图NO.7：此电路适合于设计时钟、定时器、秒表等。因为可利用键8和键5分别控制时钟的清零和设置时间的使能；利用键7、5和1进展时、分、秒的设置。 (9结构图NO.8：此电路适用于作并进/串出或串进/并出等工作方式的存放器、序列检测器、密码锁等逻辑设计。它的特点是利用键2、键1能序置8位2进制数，而键6能发出串行输入脉冲，每按键一次，即发一个单脉冲，如此此8位序置数的高位在前，向PIO10串行输入一位，同时能从D8至D1的发光管上看到串形左移的数据，十分形象直观。 (10)结构图NO.9：假如欲验证交通灯控制等类似的逻辑电路，可选此电路结构。 (11)结构图NO.B：此电路可用于完成扫描显示控制设计。 (12)当系统上的“模式指示数码管显示“A时，系统将变成一台频率计，数码管8将显示“F，“数码6至“数码1显示频率值，最低位单位是Hz。测频输入端为系统板右侧的JP1B插座。 (13)实验电路结构图：此图的所有电路仅GW48-GK系统拥有，即以上所述的所有电路结构除RAM/ROM模块，包括“至“共11套电路结构模式为GW48-CK和GW48-GK两种系统共同拥有兼容，我们把他们称为通用电路结构。在原来的11套电路结构模式中的每一套结构图中增加附图2-13所示的“实验电路结构图。 例如，在GW48-GK系统中，当“模式键选择“5时，电路结构将进入附图2-7所示的实验电路结构图NO.5外，还应该参加“实验电路结构图。这样以来，在每一电路模式中就能比原来实现更多的实验项目。“实验电路结构图包含的电路模块有：1 PS/2键盘接口。注意，在通用电路结构中，还有一个用于鼠标的PS/2接口。2 4键直接输入接口。原来的键1至键8是由“多任务重配置电路结构控制的，所以键的输入信号没有抖动问题，不需要在目标芯片的电路设计中参加消抖动电路，这样，能简化设计，迅速入门。所以设计者如果希望完成键的消抖动电路设计，可利用此图的键9至键12。当然也可以利用此4键完成其他方面的设计。注意，此4键为上拉键，按下后为低电平。3 I平方C串行总线存储器件接口。该接口器件用24C01担任，这是一种十分常用的串行E平方ROM器件。4 USB接口。此接口是SLAVE接口。5 扫描显示电路。这是一个6数码管共阴数码管的扫描显示电路。段信号为7个数码段加一个小数点段，共8位，分别由PIO60、61、62、63、64、65、66、67通过同相驱动后输入；而位信号由外部的6个反相驱动器驱动后输入数码管的共阴端。“实验电路结构图中各标准信号PIOX对应的器件的引脚名，必须查附表1-2，而不是查第3节的通用的引脚对照表。附表1-2仅适用于GW48-GK系统：附表1-2 FLEX10K20、EP1K30/50-144-PIN TQFP器件标准信号名与引脚号对照表引脚名PIO60PIO61PIO62PIO63PIO64PIO65PIO66PIO67PIO68PIO69引脚号144130131132133135136137109110引脚名PIO70PIO71PIO72PIO73PIO74PIO75PIO76PIO77PIO78PIO79引脚号1111121131141161201101411211226 6发光管插线接口。此接口是SLAVE接口。在主板的右上方有6个发光管，以供必要时用接插线与目标器件连接显示。由于显示控制信号的频率比拟低，所以目标器件可以直接通过连接线向此发光管输出。7 20针插线接口。在主板的两侧各有一个10针的接插端口，以供直接插线连接。这两个接口对于具有80针而非100针插座的适配座特别有用，即可以直接用线连接目标板与主板上各接口。左边的接插口各针所标的信号名对应的标准信号为：aabbccddeeffgghhx1X2PIO60PIO61PIO62PIO63PIO64PIO65PIO66PIO67PIO76PIO77 显然，以上的信号是与附图2-13的扫描电路的段信号相接的。右边的接插口各针所标的信号名对应的标准信号为：DW1DW2DW3DW4K1K2K3K4X3X4PIO68PIO69PIO70PIO71PIO72PIO73PIO74PIO75PIO78PIO793 实验电路结构图附图2-13 实验电路结构图第三节 GW48CK/ES EDA系统和GWDVP-B应用板万能接插口与结构图信号/与芯片引脚对照表结构图上的信号名ispLSI 1032E -PLCC84ispLSI1048E -PQFP128FLEX EPF10K10 -PLCC84XCS05/XCS10 -PLCC84EPM7128S-PL84EPM7160S-PL84引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称PIO026I/O021I/O05I/O03I/O04I/O0PIO127I/O122I/O16I/O14I/O15I/O1PIO228I/O223I/O27I/O25I/O26I/O2PIO329I/O324I/O38I/O36I/O38I/O3PIO430I/O425I/O49I/O47I/O49I/O4PIO531I/O526I/O510I/O58I/O510I/O5PIO632I/O627I/O611I/O69I/O611I/O6PIO733I/O728I/O716I/O710I/O712I/O7PIO834I/O829I/O817I/O813I/O815I/O8PIO935I/O930I/O918I/O914I/O916I/O9PIO1036I/O1031I/O1019I/O1015I/O1017I/O10PIO1137I/O1132I/O1121I/O1116I/O1118I/O11PIO1238I/O1234I/O1222I/O1217I/O1220I/O12PIO1339I/O1335I/O1323I/O1318I/O1321I/O13PIO1440I/O1436I/O1424I/O1419I/O1422I/O14PIO1541I/O1537I/O1525I/O1520I/O1524I/O15PIO1645I/O1638I/O1627I/O1623I/O1625I/O16PIO1746I/O1739I/O1728I/O1724I/O1727I/O17PIO1847I/O1840I/O1829I/O1825I/O1828I/O18PIO1948I/O1941I/O1930I/O1926I/O1929I/O19PIO2049I/O2042I/O2035I/O2027I/O2030I/O20PIO2150I/O2143I/O2136I/O2128I/O2131I/O21PIO2251I/O2244I/O2237I/O2229I/O2233I/O22PIO2352I/O2345I/O2338I/O2335I/O2334I/O23PIO2453I/O2452I/O2439I/O2436I/O2435I/O24PIO2554I/O2553I/O2547I/O2537I/O2536I/O25PIO2655I/O2654I/O2648I/O2638I/O2637I/O26PIO2756I/O2755I/O2749I/O2739I/O2739I/O27PIO2857I/O2856I/O2850I/O2840I/O2840I/O28PIO2958I/O2957I/O2951I/O2941I/O2941I/O29PIO3059I/O3058I/O3052I/O3044I/O3044I/O30PIO3160I/O3159I/O3153I/O3145I/O3145I/O31PIO3268I/O3260I/O3254I/O3246I/O3246I/O32PIO3369I/O3361I/O3358I/O3347I/O3348I/O33PIO3470I/O3462I/O3459I/O3448I/O3449I/O34PIO3571I/O3563I/O3560I/O3549I/O3550I/O35PIO3672I/O3666I/O3661I/O3650I/O3651I/O36PIO3773I/O3767I/O3762I/O3751I/O3752I/O37PIO3874I/O3868I/O3864I/O3856I/O3854I/O38PIO3975I/O3969I/O3965I/O3957I/O3955I/O39PIO4076I/O4070I/O4066I/O4058I/O4056I/O40PIO4177I/O4171I/O4167I/O4159I/O4157I/O41PIO4278I/O4272I/O4270I/O4260I/O4258I/O42PIO4379I/O4373I/O4371I/O4361I/O4360I/O43PIO4480I/O4474I/O4472I/O4462I/O4461I/O44PIO4581I/O4575I/O4573I/O4565I/O4563I/O45PIO4682I/O4676I/O4678I/O4666I/O4664I/O46PIO4783I/O4777I/O4779I/O4767I/O4765I/O47PIO483I/O4885I/O4880I/O4868I/O4867I/O48PIO494I/O4986I/O4981I/O4969I/O4968I/O49SPKER5I/O5087I/O503CLRn70I/O5081I/O50CLOCK06I/O5188I/O512IN172I/O52结构图上的信号名ispLSI 1032E -PLCC84ispLSI1048E -PLCC84FLEX EPF10K10 -PLCC84XCS05/XCS10 -PLCC84EPM7128S-PL84EPM7160S-PL84引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称CLOCK06I/O5188I/O512IN172I/O52CLOCK166Y183Y142IN277I/O5369I/O50CLOCK27I/O5289I/O5243GCK278I/O5470I/O51CLOCK38I/O5390I/O5344IN379I/O5573I/O52CLOCK49I/O5491I/O5480I/O5674I/O53CLOCK563Y280Y283OE81I/O5775I/O54CLOCK610I/O5592I/O5582I/O5876I/O55CLOCK711I/O5693I/O5679I/O57CLOCK862Y379Y384IN483I/O5980I/O58CLOCK912I/O5794I/O571GCK184I/O6083IN1CLOCK1013I/O5895I/O582IN4* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *结构图上的信号名 XCS30 144-PIN TQFP XC95108 XC9572 -PLCC84EP1K100 EPF10K30E/50E 208-PIN P/RQFP FLEX10K20 EP1K30/50144-PIN TQFPispLSI 3256/A -PQFP160引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称PIO0138I/O01I/O07I/O8I/O02I/O0PIO1139I/O12I/O18I/O9I/O13I/O1PIO2140I/O23I/O29I/O10I/O24I/O2PIO3141I/O34I/O311I/O12I/O35I/O3PIO4142I/O45I/O412I/O13I/O46I/O4PIO53I/O56I/O513I/O17I/O57I/O5PIO64I/O67I/O614I/O18I/O68I/O6PIO75I/O79I/O715I/O19I/O79I/O7PIO89I/O810I/O817I/O20I/O811I/O8PIO910I/O911I/O918I/O21I/O913I/O9PIO1012I/O1012I/O1024I/O22I/O1014I/O10PIO1113I/O1113I/O1125I/O23I/O1115I/O11PIO1214I/O1214I/O1226I/O26I/O1216I/O12PIO1315I/O1315I/O1327I/O27I/O1317I/O13PIO1416I/O1417I/O1428I/O28I/O1425I/O14PIO1519I/O1518I/O1529I/O29I/O1526I/O15PIO1620I/O1619I/O1630I/O30I/O1628I/O16PIO1721I/O1720I/O1731I/O31I/O1729I/O17PIO1822I/O1821I/O1836I/O32I/O1830I/O18PIO1923I/O1923I/O1937I/O33I/O1932I/O19PIO2024I/O2024I/O2038I/O36I/O2033I/O20PIO2125I/O2125I/O2139I/O37I/O2134I/O21PIO2226I/O2226I/O2240I/O38I/O2235I/O22PIO2328I/O2331I/O2341I/O39I/O2336I/O23PIO2429I/O2432I/O2444I/O41I/O2437I/O24PIO2530I/O2533I/O2545I/O42I/O2538I/O25PIO2675I/O2634I/O26113I/O65I/O2682I/O26PIO2777I/O2735I/O27114I/O67I/O2783I/O27PIO2878I/O2836I/O28115I/O68I/O2884I/O28PIO2979I/O2937I/O29116I/O69I/O2985I/O29PIO3080I/O3039I/O30119I/O70I/O3086I/O30PIO3182I/O3140I/O31120I/O72I/O3187I/O31PIO3283I/O3241I/O32121I/O73I/O3288I/O32PIO3384I/O3343I/O33122I/O78I/O3389I/O33结构图上的信号名 XCS30 144-PIN TQFP XC95108 XC9572 -PLCC84EP1K100 EPF10K30E/50E 208-PIN P/RQFP FLEX10K20 EP1K30/50144-PIN TQFPispLSI 3256/A -PQFP160引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称P