计算机学科专业基础综合组成原理存储器层次结构五

计算机学科专业基础综合组成原理 -存储器层次结构（五）（总分：137.47，做题时间：90分钟）一、B单项选择题/B（总题数：33,分数：66.00）1. 下述说法中正确的是 。1. 半导体RAM言息可读可写，且断电后仍能保持记忆U.动态RAM是易失性RAM而静态 RA帅的存储信息是不易失的山半导体RAM是易失性RAM但只要电源不断电，所存信息是不丢失的W.半导体RAM是非易失性的RAM A. I、U* B.只有山 c. u、w D.全错（分数：2.00 ）A.B.C.D. V解析：解析半导体RAM无论静态RAM还是动态RAM都是易失性的，即断电后存储信息都将丢失。RAM是可读可写，而ROMR读。对于山来讲，DRAM卩使不断电，如果在规定的时间内没有及时刷新，则存储信 息也会丢失。易失性存储器，即断电后存储信息消失的存储器；断电后存储信息仍然保存的存储器被称为 非易失性存储器。显然半导体 RAM是易失性存储器。2. 半导体静态存储器（SRAM）的存储原理是。 A.依靠双稳态电路* B.依靠定时刷新* C.依靠读后再生* D.信息不再变化（分数：2.00 ）A. VB.C.D.解析：解析半导体静态存储器（SRAM）是由双稳态电路构成，并依靠其稳态特性来保存信息；动态存储器（DRA M是利用电容器存储电荷的特性存储数据，依靠定时刷新和读后再生对信息进行保存，而ROM中的信息一经写入就不再变化。3. 下面叙述错误的是。* A.随机存储器可随时存取信息，断电后信息丢失* B.在访问随机存储器时，访问时间与单元的物理位置无关* C.主存储器中存储的信息均是不可改变的* D.随机存储器和只读存储器可以统一编址（分数:2.00 ）A.B.C. VD.解析：解析主存由RAM和ROMS成，其中ROM中的信息是不可改变的，RAM中的信息是可以改变的。4. 在对破坏性读岀的存储器进行读 /写操作时，为维持原存信息不变，必须辅以的操作是 。A.刷新 B.再生 C.写保护 D.主存校验（分数：2.00 ）A.B. VC.D.解析：解析对于破坏性读岀的存储器，每当一次读岀操作之后，必须紧接一个重写（再生）操作，以便恢复被破坏的信息，保持原存信息不变。如果某个存储单元所存储的信息被读岀时，原存信息被破坏，则称为破坏性读岀；如果读岀时，原存信息不被破坏，则称为非破坏性读岀。破坏性读岀的存储器，每次读岀 之后必须紧接一个重写（再生）操作。再生和刷新是两个完全不同的概念，切不可混淆。再生是随机的，某 个存储单元只有在破坏性读岀之后才需要再生，一股是按存储单元进行的。而刷新是定时的，即使许多记 忆单元长期未被访问，也需要刷新。刷新以存储体矩阵中的一行为单位进行。5. 在CPU执行一段程序的过程中，Cache的存取次数为4600次，由主存完成的存取次数为 400次。若Cache的存取时间为5ns，主存的存取时间为 25ns，则CPU的平均访问时间为 ns。A.5.4* B.6.6C.8.8* D.9.2（分数：2.00 ）A.B. VC.D.解析：解析命中率 H=4600/（4600+400）=0.92。则平均访问时间：Ta=HKT A1+（1- H）XTA2=0.92 X5ns+0.08 X25ns=6.6ns。命中率* ，N为Cache的存取次数，Nk为主存的存取次数。假设 Cache访问和主存访问是同时启动的，贝U 平均存取（读/写）时间为Ta=HKT A1+（1- H）XT A2式中，Ta1为Cache读/写时间；*为主存读/写时间。6. 主存与Cache间采用全相联映射方式，Cache容量4MB分为4块，每块1MB主存容量256MB若主存读/写时间为30ns， Cache的读/写时间为3ns，平均读/写时间为3.27ns，贝U Cache的命中率为 。A.90%B.95%C.97%D.99%（分数:2.00 ）A.B.C.D. V解析：解析此题属于逆向解题，没有出过类似的题目，考生需引起重视。根据公式Ta=HKT ai+（1- H）xt A2,可求得Cache的命中率为99%题干中真正有意义的数据是主存读/写时间、Cache的读/写时间和平均读/写时间，据此就可以求出Cache的命中率，其他数值属于干扰数据。7. 某SRAM芯片，其容量为512X8位，除电源和接地端外，该芯片引出线的最小数目应该是 。A.23B.25C.50D.19（分数：2.00 ）A.B.C.D. V解析：解析容量为512X8位，首先数据线是8位，因为29=512,所以地址线为9位，再加上一根读控 制线和一根写控制线（可能有些书上的答案还会有电源线、地线等，做题时只算读、写线即可），一共是8+9+2=19，故选 Do8. 某机器的主存储器共 32KB,由16片16KX1位（内部采用128X128存储阵列）的DRAM芯片字和位同时扩展构成。若采用集中式刷新方式，且刷新周期为2ms那么所有存储单元刷新一遍需要 个存储周期。A.128* B.256C.1024* D.16384（分数：2.00 ）A. VB.C.D.解析：解析因为芯片内部采用128X128存储阵列，刷新一行需要一个存储周期，所以选 A 刷新是所 有芯片的某行同时被刷新，在考虑刷新问题时，应当从单个芯片的存储容量着手，而不是从整个存储器的 容量着手。此题在计算中，只需要考虑芯片内部的存储阵列的大小，对于采用何种刷新方式，刷新周期为 多少，都不会影响最终的结果。9. 若单译码方式的地址输入线为6，则译码输岀线有 根，那么双译码方式有输岀线 根A.64，16B.64，32C.32，16D.16，64（分数：2.00 ）A. VB.C.D.16根。 地址译码电路有单(X地址译码器和Y地址译 以选择相应的记忆单元。单 由于双译码方式将地址输入解析：解析单译码方式的译码输岀线为 64根，双译码方式的译码输岀线为 译码和双译码两种方式，单译码方式只有一个译码器，双译码方式有两个译码器 码器)，X和Y两个方向译码器的输岀线在存储体内部的一个记忆单元上交叉， 译码方式的地址输入线为 6位，则译码输岀线有 64根，C、D选项可以排除。线一分为二，X和Y方向各3位，每个译码输出线为 8根，因此总的输出信号线为16根10. 某机器字长32位，存储容量64MB若按字编址，它的寻址范围是 。 A.8M B.16MBC.16M D.8MB(分数：2.00 )A.B.C. VD.解析：解析首先需要分清MB和M的区别：M是一个数量级，如1M就是代表一个数字，没有实际的物理 意义；MB是一个单位，1MB表示的就是1M个字节。寻址范围，必然应该是数量级。本题中，由于是按字编 址，并且字长是32位，因此4个字节(4B)编一个地址，一共有 64MB/4B=16M个地址，寻址范围为 16ML11. 采用八体并行低位交叉存储器，设每个体的存储容量为32KX16位，存取周期为400ns，下述说法中正CPU提供27位二进制信息cpu提供2位二进制信息CPU提供28位二进制信息CPU提供28位二进制信息确的是。* A.在400ns内，存储器可向* B.在100ns内，每个体可向* C.在400ns内，存储器可向* D.在100ns内，每个体可向（分数：2.00 ）A. VB.C.D.解析：解析计算过程：八体并行低位交叉存储器，存取周期和总线周期需要满足存取周期=8X总线周期， 因此得到总线周期为50ns。对于单个个体而言，每个存取周期内仍然只能取出16位，但是由于CPU交叉访问8个存储体，因此可以在一个存取周期内使8个存储体各传输16位，共16X8=128位，也就是27位二进制信息。12. 双端口存储器能高速进行读/写，是因为采用了 。* A.新型器件 B.流水技术C.两套相互独立的读/写电路 D.高速芯片（分数：2.00 ）A.B.C. VD.解析：解析双端口存储器指同一个存储器具有两组相互独立的读/写控制线路，由于进行并行的独立操作，因此它是一种高速工作的存储器。当两个端口的地址不相同时，在两个端口上进行读/写操作，一定不会发生冲突。当任意一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制 和输岀驱动控制。当两个端口同时存取存储器同一存储单元时，便发生读/写冲突。为解决此问题，特设置了 BUSY标志，由片上的判断逻辑决定对哪个端口优先进行读/写操作，而暂时关闭另一个被延迟的端口。13. 关于Cache的3种基本映射方式，下面叙述中错误的是 。 A.Cache的地址映射有全相联、直接和多路组相联3种基本映射方式* B.全相联映射方式，即主存单元与Cache单元随意对应，线路过于复杂，成本太高C.多路组相联映射是全相联映射和直接映射的一种折中方案，有利于提高命中率D.直接映射是全相联映射和组相联映射的一种折中方案，有利于提高命中率（分数：2.00 ）A.B.C.D. V解析：解析Cache存储器通常使用3种地址映射方式，它们是全相联映射、直接映射和多路组相联映射 方式。1）全相联映射方式。主存单元与 Cache单元随意对应，有最大的使用灵活性，但地址标志字段位数 多，比较地址时可能要与所有单元比较，线路过于复杂，成本太高，只用于Cache容量很小的情况。2）直接映射方式。一个主存单元只与一个 Cache单元硬性对应，有点死板，影响Cache容量的有效使用效率， 即影响命中率，但地址比较线路最简单，比较常用。3）多路组相联映射方式。一个主存单元可以与多个Cache单元有限度地随意对应，是全相联映射和直接映射的一种折中方案，有利于提高命中率，地址比较 线路也不太复杂，是比较好的一种选择。14. 一般来讲，直接映射常用在 。* A.小容量高速Cache* B.大容量高速Cache* C.小容量低速Cache* D.大容量低速Cache（分数:2.00 ）A.B. VC.D.解析：解析直接映射的地址转换速度快（标记位相比其他映射方式要少），但块的冲突概率较高。在大容 量高速Cache系统中使用直接映射方式，既可以发挥Cache的高速度，又可以减少块的冲突概率。15. 主存按字节编址，地址从 0A4000H到OCBFFFH共有字节；若用存储容量为 32KX8位的存储芯片构成该主存，至少需要片。A.80K，2B.96K，2C.160K，5 D.192K，5（分数：2.00 ）A.B.C. VD.解析：解析CBFFFH+1-A4000H=28000H（可以换成二进制或者十进制计算），总共有160KB（28000H转换成二进制为 0010 1000 0000 0000 0000 ，转换成十进制为 163 840，163 840/1024=160，即 160KB），贝U 所 需存储芯片数=（160KX8）/（32K X8）=5用末地址 +1减去首地址，即可求出存储容量，然后用存储容量除以 存储芯片容量，即可得岀所需芯片数。16. 一个存储器的容量假定为MKN若要使用1Xk的芯片（1 v M, kv N），需要在字和位方向上同时扩展，此时共需要 个存储芯片。 A . MXN B. （M/1） X（N/k） C .（分数：2.00 ）A.B.C. VD.解析：解析用存储容量除以存储芯片容量，需要向上取整，因为M除以1和N除以k不一定是整数。17. 存储器采用部分译码法片选时，。* A.不需要地址译码器* B.不能充分利用存储器空间* C.会产生地址重叠* D.CPU的地址线全参与译码（分数：2.00 ）A.B.C. VD.解析：解析部分译码即只用高位地址的一部分参与译码，而另一部分高位地址与译码电路无关，因此岀现一个存储单元对应多个地址的现象，这种现象被称为地址重叠（如U 00/U111和U 01/U111前两位不参与译码，导致一个存储单元对应多个地址）。18. 地址线A15- A0（低），若选取用16KX1位存储芯片构成64KB存储器，则应由地址码 译码产生片选信号。A.A15、A14 B.A0、A1C.A14、A13 D.A1、A2（分数：2.00 ）A. VB.C.D.解析：解析用16KX1位芯片构成64KB的存储器，需要的芯片数量为（64KX8）/（16K X 1）=32每8片一组分成4组，每组按位扩展方式组成一个 16KX8位的模块，4个模块按字扩展方式构成 64KB的 存储器。存储器的容量为64K=216,需要16位地址，选用A15A。为地址线；每个模块的容量为 16K=214（需要 14位地址），选用A3A0为每个模块提供地址； A、A4通过2-4译码器对4个模块进行片选。19. 如果一个存储单元被访问，那么可能这个存储单元会很快地再次被访问，这称为。 A.时间局部性* B.空间局部性* C.程序局部性* D.数据局部性（分数：2.00 ）A. VB.C.D.解析：解析如果程序中存在循环，则从时间上看，一个单元刚被访问又会被再次访问，那么称为时间局 部性。程序的局部性有两个方面的含义，即时间局部性和空间局部性。时间局部性指如果一个存储单元被 访问，则可能该单元会很快再次被访问，这是因为程序存在循环。空间局部性指如果一个存储单元被访问，则该单元邻近的单元也可能很快被访问，这是因为程序中大部分指令是顺序存储、顺序执行的，数据一般 也是以向量、数组、树、表等形式簇聚地存储在一起的。20. 为了解决CPU与主存速度不匹配的问题，通常采用的方法是 。* A.采用速度更快的主存* B.在CPU和主存之间插入少量的高速缓冲存储器* C.在CPU周期中插入等待周期* D.扩大主存的容量（分数：2.00 ）A.B. VC.D.解析：解析由于主存的速度低于 CPU的速度，因此解决CPU与主存速度不匹配的问题最常用的方法是在 CPU和主存之间建立高速缓冲存储器（Cache）。Cache位于主存和CPU之间，用来存放正在执行的程序段和数据，以便CPU能高速地使用它们。Cache的存取速度可以与 CPU的速度相匹配，但存储容量较小，价格 较高。在Cache和主存之间，增加辅助硬件，让它们构成一个整体（Cache存储系统），Cache存储系统全部用硬件来调度，因此它对系统程序员和应用程序员都是透明的。21. 下面关于计算机 Cache的论述中，正确的是 。 A.Cache是一种介于主存和辅存之间的存储器，用于主存和辅存之间的缓冲存储 B.如果访问Cache不命中，则用从内存中取到的字节代替Cache中最近访问过的字节C.Cache的命中率必须很高，一般要达到90浓上D.Cache中的信息必须与主存中的信息时刻保持一致（分数：2.00 ）A.B.C. VD.解析：解析由于Cache不是介于主、辅存之间的存储器，因此 A选项错；由于访问Cache不命中需要替 换时的传送单位是数据块而不是字节，因此 B选项错；在采用写回法时，由于 Cache中的信息并非与主存 中的信息时刻保持一致（知识点详细讲过），因此D选项错。22. 若数据在存储器中采用以低字节地址为字地址的存放方式（小端存储），则十六进制数12345678H按自己地址由小到大依次存为。A.12345678* B.87654321C.78563412* D.34127856（分数：2.00 ）A.B.C. VD.解析：23. 容量为64块的Cache采用组相联映射方式，字块大小为128个字，每4块为一组。如果主存为4K块,且按字编址，那么主存地址和主存标记的位数分别为 。* A.16，6* B.17，6* C.18，8* D.19，8（分数:2.00 ）A.B.C.D. V解析：解析因为主存容量4KX128=512K字，所以主存地址19位。又因为字块大小为128个字，所以块 内地址7位，Cache被分成64/4=16组，故组号4位，主存标记19-4-7=8位。 主存地址由主存标记、组 号和块内地址3部分组成。先算岀主存的容量，得岀主存地址的位数，然后根据组相联方式和块的大小，确定组号字段的位数和块内地址字段的位数，即可得岀主存标记的位数。24. Cache用组相联映射，一块大小为128B，Cache共64块，4块分一组，主存有 4096块，主存地址共需位。A.19B.18C.17D.16（分数：2.00 ）A. VB.C.D.解析：解析主存有4096块，每块大小128B，则主存容量共有4096X128B=512KB共需地址线19位。此 题在计算时，只需要算岀主存的容量即可得岀结果，实际上与采用什么映射方式没有关系，不需要考虑组 相联的问题。另外，还需要知道Cache的块大小和主存的块大小是一样大的，不然此题也无法作答。25. 有效容量为128KB的Cache,每块16B，8路组相联。字节地址为1234567H的单元调入该 Cache,其tag应为。A.1234H* B.2468HC.048DH* D.12345H（分数：2.00 ）A.B.C. VD.解析：解析因为块的大小为16B,所以块内地址字段为 4位；又因为Cache容量为128KB, 8路组相联， 所以可以分为1024组128KB/（8 X16B）=1024，对应的组号字段10位；剩下为标记字段。1234567H=0001001000110100010101100111，标记字段为其中高 14 位，00010010001101=048DH 组相联映射对应的主存地址应包括 3部分：标记仃ag）、组号（Index）和块内地址（Offset）。首先将主存地址由十六 进制变成二进制，其中块内地址字段为最后 4位，组号字段为中间10位，剩下的就是标记字段，将标记字 段二进制转换为十六进制，即可得岀结果。26. 在全相联映射、直接映射和组相联映射中，块冲突概率最小的是 。 A.全相联映射 B.直接映射C.组相联映射D.不一定（分数:2.00 ）A. VB.C.D.解析：解析全相联映射就是让主存中任何一个块均可以装入到Cache中任何一个块的位置上，块冲突概率最小。在全相联映射、直接映射和组相联映射3种映射方式中，全相联映射的块冲突概率最小，直接映射的块冲突概率最大，组相联映射的块冲突概率居中。 A.LRU算法替换掉那些在 B.L RU算法替换掉那些在 C.LRU算法替换掉那些在 D.LRU算法替换掉那些在27. 关于LRU算法，以下论述正确的是。Cache中驻留时间最长且未被引用的块Cache中驻留时间最短且未被引用的块Cache中驻留时间最长且仍在引用的块Cache中驻留时间最短且仍在引用的块（分数：2.00 ）A. VB.C.D.解析：解析LRU算法指近期最少使用算法，把在Cache中驻留时间最长而没有使用的块作为被替换的块。 LRU算法需要随时记录 Cache中各块被使用的情况，以便确定哪个块是近期最少使用的块。通常需要对每 一块设置一个称为“年龄计数器”的硬件或软件计数器，用以记录其被使用的情况。28. 下列关于虚拟存储器的说法，错误的是 。* A.虚拟存储器利用了局部性原理* B.页式虚拟存储器的页面如果很小，主存中存放的页面数较多，导致缺页频率较低，换页次数减 少，可以提升操作速度* C.页式虚拟存储器的页面如果很大，主存中存放的页面数较少，导致页面调度频率较高，换页次 数增加，降低操作速度D.段式虚拟存储器中，段具有逻辑独立性，易于实现程序的编译、管理和保护，也便于多道程序 共享（分数：2.00 ）A.B. VC.D.解析：解析在虚拟存储器中，页面如果很小，虚拟存储器中包含的页面个数就会过多，使得页表的体积 过大，页表本身占据的存储空间过大，操作速度将变慢。A选项，CPU访问存储器时，无论是存取指令还是存取数据，所访问的存储单元都趋于聚集在一个较小的连续区域中，即局部性原理。虚拟存储器正是依据了这一原理来设计的；C选项，当页面很大时，虚拟存储器中的页面个数会变少。另外，主存的容量比虚拟存储器的容量更少，主存中的页面个数就会更少，缺页率自然就很大，就会不断地调入/调岀页面，降低操作速度；D选项，段式虚拟存储器是按照程序的逻辑性来设计的，具有易于实现程序的编译、管理和保 护，也便于多道程序共享的优点。29. 访问相联存储器时，。 A.根据内容，不需要地址 B.不根据内容，只需要地址 C.既要内容，又要地址 D.不要内容也不要地址（分数：2.00 ）A. VB.C.D.解析：解析此题属于概念题。访问相联存储器只需要给岀内容，不需要给岀地址，因此，相联存储器又 被称为按内容访问存储器，故选Ao30. 下列关于虚拟存储器的论述中，正确的是 oA.对应用程序员透明，对系统程序员不透明B.对应用程序员不透明，对系统程序员透明 C.对应用程序员、系统程序员都不透明 D.对应用程序员、系统程序员都透明（分数：2.00 ）A. VB.C.D.解析：解析由于虚拟存储器需要通过操作系统来调度，因此对系统程序员是不透明的，但对应用程序员 是透明的。计算机中所谓透明性概念是指本来存在的事物或属性，从某种角度看似乎不存在。这与日常生 活中的“透明”的含义正好相反，日常生活中的“透明”是要公开，让大家看得到，而计算机中的“透明”，则是指看不到的意思，也就是指那些不属于自己管的部分。A选项是虚拟存储系统的特点，D选项是Cache存储系统的特点，因为 Cache是使用硬件来实现的。31. 对36位虚拟地址的页式虚拟存储系统，每页8KB,每个页表项为32位，页表的总容量为 。 A.1MB* B.4MB* C.8MB* D.32MB（分数：2.00 ）A.B.C.D. V解析：解析根据虚拟地址的位数，可以得出虚存的容量 236=64GB又根据页面大小为8KB,得出64GB/8KB=8M 个页表项，每个页表项 32位（4B），因此，页表的总容量为 32MB主存空间和虚存空间都划分成若干个大小相等的页。主存（即实存的页）称为实页，虚存的页称为虚页。页表大小=页表项数X每个页表的字节数。32. 下列关于页式虚拟存储器的论述，正确的是 。A.根据程序的模块性，确定页面大小 B.可以将程序放置在页面内的任意位置 C.可以从逻辑上极大地扩充内存容量，并且使内存分配方便、利用率高D.将正在运行的程序全部装入内存（分数：2.00 ）A.B.C. VD.解析：解析页式虚拟存储器中页面的大小与程序的大小无关，A选项错；程序仅能从页面的起始位置开始放置，B选项错；正在运行的程序未必能全部装入内存，D选项错。33. 某计算机主存地址空间大小为256MB按字节编址。虚拟地址空间大小为 4GB采用页式存储管理，页面大小为4KB, TLB（快表）采用全相联映射，有 4个页表项，内容见下表。B表全相联映射对应的页表项/B有效位标记页框号0FF180H0002H13FFF1H0035H002FF3H0351H103FFFH0153H则对虚拟地址03FF F180H进行虚实地址变换的结果是 。A.015 3180HB.003 5180H* C.TLB缺失 D.缺页（分数：2.00 ）A. VB.C.D.解析：解析由于页面大小为4KB,因此页内地址为12位。于是可以得到虚拟地址 03FFF180H的页内地 址为180H,故页号为03FFFH由表可知，页标记为 03FFFH所对应的页框号为0153H,于是将页框号与页 内地址进行拼接，即可以得到虚实地址变换的结果是0153180H。二、B综合应用题/B（总题数：7,分数：71.50）设某机主存容量为16MB Cache的容量为8KB,且按字节编址。每字块 8个字, 每字32位。设计一个4路组相联映射的Cache组织。(分数：12.50)(1) . 画出主存地址字段中各段的位数。(分数： 2.50 ) 正确答案： ( 主存地址字段如图所示。*图 主存地址字段)解析：(2) .设Cache初态为空，CPU依次从主存0, 1 , 2,，99号单元中读出100个字(主存一次读出一个字), 并重复此次序 10 次，问命中率是多少 ?(分数： 2.50) 正确答案：(由于Cache初态为空，因此CPU读0号单元时不命中，必须访存，同时将该字所在的主存块调入Cache(调入内存一定是一整块调入， 而一块包括8个单元),接着CPI读17号单元均命中。同理，CPU 读8, 16,，96号单元均不命中。可见，CPU在连续读100个字中共有13次未命中，而后9次循环读100 个字全部命中，命中率为 *)解析：(3) .若Cache速度是主存速度的5倍，试问有Cache和无Cache相比，速度提高多少倍？(分数：2.50 )正确答案：(设主存存取周期为 5t , Cache的存取周期为t，没有Cache的访问时间是5t X 1000,有Cache 存取周期为t X(1000 - 13)+5t X13,则有 Cache和无Cache相比，速度提高的倍数为*)解析：(4) . 系统的效率是多少 ?(分数： 2.50) 正确答案： ( 系统的效率为 *)解析：(5) .某计算机的主存地址位数为32位，按字节编址。假定数据 Cache中最多存放128个主存块，采用4路组相联方式，块大小为64B,每块设置了 1位有效位。采用一次性写回策略，为此每块设置了 1位“脏位”。 要求： 1) 分别指出主存地址中标记 (Tag) 、组号 (Index) 和块内地址 (Offset)3 部分的位置和位数。 2) 计 算该数据Cache的总位数。(分数：2.50 )正确答案： ( 主存地址由标记 (Tag) 、组号 (Index) 和块内地址 (Offset)3 部分组成，标记字段在前，组号字 段居中，块内地址字段在后。1)因为块大小为64B,所以块内地址字段为 6位；因为Cache中有128个主存块，采用4路组相联，Cache分为32组(128/4=32)，所以组号字段为5位；标记字段为剩余位，32-5-6=21 位。2)数据Cache的总位数应包括标记项的总位数和数据块的位数。每个Cache块对应一个标记项，标记项中应包括标记字段、有效位和“脏位” (仅适用于写回法 )。因此，标记项的总位数=128X (21+1+1)=128 X 23=2944 位。又由于数据块位数=128X64X8=65536 位，因此数据 Cache的总位数 =2944+65536=68480位。 写回法指CPU在执行写操作时，被写数据只写入Cache，不写入主存。仅当需要替换时， 才把已经修改过的 Cache 块写回到主存。如果“脏位”为“ 1”，则必须先把这一块写回到主存中 去之后才能调入新的块； 如果“脏位”为“ 0”， 则这一块不必写回主存，只要用新调入的块覆盖掉这一块 即可。 )解析：某彩色图形显示器，屏幕分辨率为 640像素X 480像素，共有4色、16色、256 色和 65536 色 4 种显示模式。 (分数： 7.50 )(1) .试给出每个像素的颜色数 m和每个像素所占用存储器的比特数n之间的关系。(分数：2.50 )正确答案： (在图形方式中， 每个屏幕上的像素都由存储器中的存储单元的若干比特指定其颜色。每个像素 所占用的内存位数决定于能够用多少种颜色表示一个像素。表示每个像素的颜色数m和每个像素占用的存 储器的比特数 n 之间的关系由下面的公式给出： n=log 2m） 解析：（2）. 显示缓冲存储器的容量是多少 ?（分数： 2.50 ） 正确答案： （ 由于显示缓冲存储器的容量应按照最高灰度 （65536 色）设计，故容量为640X 480X （log 265536）bit/8=614400B=615KB）解析：（3）.叙述带有Cache存储器的计算机，其 CPU读内存一次的工作过程。（分数：2.50 ）正确答案： （1）CPU 将内存地址加载到地址总线，并发出读信号。 2）Cache 从地址总线截取内存地址，解析 出该地址所在的内存块号。3）查阅主存Cache地址映射变换机构，若该主存块已调入Cache，则为命中，进入4），否则，转入6）。4）将对应的Cache块号与主存地址中的块内地址拼接，形成Cache地址，访问Cache存储体，同时阻断主存的读。5）由Cache读出的数据经数据总线送往CPU 6）在不命中的情况下，维持主存的读，由主存读出的数据经数据总线送往CPU 7）同时查阅Cache是否有剩余的空间允许新的块调入，如有，则转入 9）。8）启动Cache替换机构，留出一个 Cache块位置。9） “打通”直接调度通路， 将该主存块调入Cache，并修改标记。）解析：设主存容量为1MB Cache容量为16KB每字块有16个字，每字32位，且按字 节编址。 （分数： 5.00）（1）.若Cache采用直接映射，试求主存地址字段中各段的位数。（分数：2.50）正确答案：（若Cache采用直接映射。由于每个字块含有16个字（64B），且按字节编址，因此字块内的位数（块内地址位数）为6位。另外，由于Cache中含有256个块（16KB/16 X4B），因此字块地址位数为8位。主存容量1MB说明总位数为20位，因此主存字块标记位数为 20-6-8=6位。主存的地址格式如下：*）解析：（2）.若Cache采用4路组相联映射，试求主存地址字段中各段的位数。（分数：2.50 ） 正确答案：（若Cache采用4路组相联映射。同理，块内地址位数为 6位。由于采用4路组相联映射，即每 组4块，因此一共有 64组，即组号需要 6位。很容易得到主存字块标记位数为 20-6-6=8 位。主存的地址 格式如下： *）解析：某Cache采用全相联映射，且此Cache有16块，每块8个字，主存容量为216 个字（按字寻址），Cache开始为空。Cache存取时间为40ns；主存与Cache间传 送8个字需要1卩S。（分数：18.97）（1）.计算Cache地址中标记位数和块内地址位数。（分数：2.71 ） 正确答案：（Cache地址中块内地址位数为 3位（2 3=8）。由于采用的是全相联映射，因此除去块内地址剩下 的就是标记位数。主存的标记位数为16-3=13，故Cache的标记位数为13位。）解析： 正确答案：(由于存储系统采用50MHz的时钟，因此每一个时钟周期为1/(50MHz)=20ns解析：(3) . 计算上述程序总的存取时间。(分数： 2.71 )正确答案：(已知Cache命中率、访问Cache的时间、主存与Cache交换块的时间，总的存取时间就很容易 计算了，如下：40nsX 98+4X1卩s=7920ns有些考生认为答案应该是 40nsX 94+4X1卩s=7760ns，因为有4次没有命中Cache,故没有存取操作，仅仅是对比了标记位而已，所以只需乘以94。解释一下，如果Cache 没有命中，则CPU将会去主存取数据，并且将数据从主存送往Cache，所以最终CPU还是得对Cache进行98 次的存取。 )解析：(4) . 现有一 64KX2 位的存储器芯片， 欲设计具有同样存储容量的存储器， 应如何安排地址线和数据线引脚 的数目，使两者之和最小，并说明有几种解法。(分数： 2.71 )正确答案：(不妨设地址线和数据线的数目分别为x和y。只需要满足2x Xy=64KX2,有如下方案：当 y=1 时， x=17；当 y=2 时， x=16；当 y=4 时， x=15；当 y=8 时， x=14。( 可不用讨论 y 等于 3、 5、 6 这些情况，不然 x 就没法计算了 ) 后面的就不用计算了，肯定比前面的引脚数目多。从以上分析可以看出，当数据线为 1或2时，地址线和数据线引脚的数目之和为18，达到最小，并且有两种解答。 )解析：(5) .用16KX16位的SRAM芯片构成64KX32位的存储器。要求画出该存储器的组成逻辑框图。(分数：2.71 ) 正确答案：(所需芯片总数(64KX32)/(16K XI6)=8 片，因此存储器可分为 4个模块(图中用椭圆标示出来了)，每个模块16KX32位，各模块通过 A15、A14进行2:4译码，如下图所示。*图 64KX32 位存储器的组成逻辑框图)解析：(6) . 一个Cache-主存系统，采用50MHZ的时钟，存储器以每一个时钟周期传输一个字的速率连续传输8个字，以支持块长为8个字的Cache，且每个字长为32位。假设读操作所花费的时间：1个周期接收地址，3 个周期延迟， 8个周期传输 8个字；写操作所花费的时间： 1 个周期接收地址， 2 个周期延迟， 8个周期传 输8个字， 3个周期恢复和写入纠错码。求下述几种情况下的存储器的带宽。1) 全部访问为读操作。 2)全部访问为写操作。 3)65% 的访问为读操作， 35%的访问为写操作。(分数：2.71 ) 当全部访问为读操作时，一次读操作所花费的时间为Tr=(1+3+8)X20ns=240ns故存储器的带宽为B=8/=8/(240 X10-9) #33.3 X10 6字/s 133.2MB/S 当全部访问为写操作时，一次写操作所花费的时间为Tw=(1+2+8+3)X 20ns=280ns故存储器的带宽为：BW=8/Tw=8/(280 X10-9) #28.6 X10 6字/s #114.4MB/s 读/ 写操作合在一起的加权时间为 T=240nsX 0.65+280nsX 0.35=254ns故存储器的带宽为B=8/T=8/(254 X10 冷 #31.5 X10 6字/s 126MB/S)解析：(7) .某机器中，配有一个 ROM芯片，地址空间为 0000H3FFFH现在再用若干个16KX8位的RAM芯片构 成一个32KX8位的RAM区域，使其地址空间为 8000HFFFFH假设此RAM芯片有CS和WE言号控制端。CPU地址总线为 人5如 数据总线为DD0,控制信号为 RD读)、WR写)、MREC存储器请求信号)，当且 仅当MRE(和RD(或 WR同时有效时，CPU才能对存储器进行读(或写)，试画出此CPU与上述ROM芯片、RAM 芯片的连接图。(分数： 2.71 ) 正确答案：(答案如下图所示。 选用两片16KX8位的RAM芯片即可构成一个 32KX8位的RAM区域。下面说 明应该注意的一些细节问题。*图CPU与ROM芯片、RAM芯片的连接图1) ROM芯片不要连接在*信号线上，RAM芯片一定要连。2) 关于RAM的片选信号：由于地址范围应该是 8000HBFFFH(U 10/U000000 0000 0000U10/U11 1111 1111 1111)，C000H- FFFFH(U 11/U00 0000 0000 0000U 11/U11 1111 1111 1111)，因此两片 RAM的A15、A14分别是10和11(加粗和加下画线的部分)，也就是对应了 Y和丫3。)解析：某计算机的主存地址空间大小为 256MB按字节编址。指令 Cache和数据Cache 分离，均有8个Cache行，每个Cache行大小为64B,数据Cache采用直接映射 方式。现有两个功能相同的程序 A和B,其伪代码如下所示：程序 A：int a2562S6;int sum_array 1 ( )int i, j, sum = 0;for(i = 0; i v 256; i+)for (j = 0; j v 256; j+)sum + = aij;return sum;程序 B：int a256256;int sum_array 2 ( )int i, j, sum = 0;for(j=0; j v 256; j+)for (i=0; i v 256; i+)sum + = aij;return sum;假定int类型数据用32位补码表示，程序编译时，i、j、sum均分配在寄存器 中，数组 a 按行优先方式存放，其首地址为 320(十进制) 。请回答下列问题，要 求说明理由或给出计算过程。 (分数： 7.50 )(1) .若不考虑用于Cache一致性维护和替换算法的控制位，则数据Cache的总容量为多少？(分数：2.50)正确答案： (Cache 结构如下。V TAGData此处的行即为块(Block)。直接映射下，每块的 Cache结构一般分为4个部分，其中，V： 1 位，表示所在的块是否有效。：表示用于Cache 一致性维护和替换算法的控制位。TAG地址转换标记。如果不计算“”部分，则Cache的大小由V TAG和Data(数据)3部分组成。在直起射中，可以将地址分为如下 3 个部分：TAG块索引块内本题中，总的寻址位数为 28位(2 28=256M);块内位为6位(26=64) , 50位；块索引为3位(2 正确答案：(数组a中每个数据只用了一次，如果程序没有命中，则从主存中读入一块，大小64B，相当于16个整数。对于程序 A，如果是按行连续存放的，那么从主存读入一块到Cache(一次失配)后，随后的15次便都 Cache 命中，读一次管 16 次，因此命中率为(2 16-2 12)/2 16 X 100%=93.75%程序B随列访问数组a，由于Cache的容量太小，读入的数据块留不到下次用便又被替换，因此每次都失 败，命中率为 0%。另一种算法是，由于数组 a 一行的数据量为1KB 64B,因此访问第0行时，每个元素都不命中，由于数组 有256列，数据Cache仅有8行，故访问数组后续列元素仍然不命中，于是程序B的数据访问命中率为0%由于从Cache读数据比从内存读数据快很多，因此程序A的执行时间更短。分析： V、TAG Data是每个Cache块(行)的必要组成。为了提高效率或者实行替换算法，每个块还需要一些控 制位，这些位根据不同的设计要求而定。 本题中计算两个数组元素的地址是关键。 命中率的计算是本问题的关键。注意数组访问与数组在内存中的存储方式，以及命中率的定义。)解析：正确答案：（由于采用了 4路组相连的，因此TLB被分为2组，每组4行。因此，虚地址应划分成3个字段， 如下：*将024BACH转成二进制为 0000 0010 0100 1011 1010 1100 ，可以看出组号为 0。标记为00000010 010，换成十六进制为 0000 0001 0010（高位补一个0），即012H,从图中的0组可以看出，标记为012H 页面的页框号为1F,故虚拟地址024BACH所在的页面在主存中。）解析：正确答案：（BP的CPU执行时间包括 Cache命中时的指令执行时间和 Cache缺失时带来的额外开销。命中 时的指令执行时间：100X4X1.25ns=500ns。指令执行过程中Cache缺失时的额外开销：1.2 X100X5%85ns=510nso 可得，BP的 CPU执行时间：500ns+510ns=1010ns。）解析：=8) ,86位。 因此，TAG=28-6-3=19 位，即 279 位。每行(块)的大小=V+TAG数据=1+19+64X8位。数据 Cache有 8 行，总容量为(1+19+64X8) X8/8=532B。)解析：(2) .数组元素a031和a11各自所在的主存块对应的 Cache行号分别是多少(Cache行号从0开始)? (分数： 2.50 )正确答案：(由于数组在存储器中按行优先方式存放，因此每个数组元素占4B。数组首地址为320,因此可知： a031 在存储器中的地址为 320+31X4=444=0001 1011 11 00B a11 在存储器中的地址为： 320+(256+1) X4=1348=0101 0100 0100B按直接映射方式，地址分为3部分，块索引在地址的 86位，因此两地址所对应的块索引分别为 6(110B)、5(101B)。 )解析：(3) .程序A和B的数据访问命中率各是多少 ？哪个程序的执行时间更短？(分数：2.50 )某计算机存储器按字节编址，虚拟（逻辑）地址空间大小为16MB主存（物理）地 址空间大小为1MB页面大小为4KB Cache采用直接映射方式，共8行；主存 与Cache之间交换的块大小为32B。系统运行到某一时刻时，页表的部分内容和 Cache的部分内容如图1和图2所示，图中页框号及标记字段的内容为十六进制形式。请回答下列问题:图1页表的部分内容图2 Cache的部分内容（分数：10.00）（1）.虚拟地址共有几位，哪几位表示虚页号？物理地址共有几位？哪几位表示页框号（物理页号）？（分数：2.50） 正确答案：（由于虚拟地址空间大小为 16MB且按字节编址，因此虚拟地址共有 24位（22416M）。由于页面 大小为4KB（212=4K），因此虚页号为前12位。由于主存（物理）地址空间大小为1MB因此物理地址共有 20 位（2 20=1 M）o由于页内地址有12位，因此20-12=8，即前8位为页框号。）解析：（2）.使用物理地址访问Cache时，物理地址应划分成哪几个字段 ？要求说明每个字段的位数及在物理地址中 的位置。（分数：2.50 ）正确答案：（由于Cache采用直接映射方式，因此物理地址应划分成3个字段，如下：* 分析：由于块大小为32B，因此字块内地址占5位。又由于Cache共8行，因此字块标记占3位。综上所述，主存字块 标记占20-5-3=12 位。）解析：（3）.虚拟地址001C60H所在的页面是否在主存中 ？若在主存中，则该虚拟地址对应的物理地址是什么？访问该地址时是否Cache命中？要求说明理由。（分数：2.50 ） 正确答案：（虚拟地址001C60H的虚页号为前12位，即001H=1。查表可知，其有效位为 1，故在内存中。虚页号为1对应页框号为04H，故物理地址为04C60H由于采用的是直接映射方式，因此对应Cache行号为3。尽管有效位为1，但是由于标记位 04CHM05H故不命中。）解析：（4）.假定为该机配置一个 4路组相连的TLB，该TLB共可存放8个页表项，若其当前内容（十六进制）如图3 所示，则此时虚拟地址 024BACH所在的页面是否在主存中 ？要求说明理由。图3 TLB的部分内容（分数：2.50 ）某32位计算机，CPU主频为800MHz Cache命中时的CPI为4, Cache块大小为 32字节；主存采用 8体交叉存储方式，每个体的存储字长为 32位、存储周期为 40ns；存储器总线宽度为32位，总线时钟频率为200MHz支持突发传送总线事 务。每次读突发传送总线事务的过程包括送首地址和命令、 存储器准备数据和传 送数据。每次突发传送 32字节，传送地址或 32位数据均需一个总线时钟周期。 请回答下列问题，要求给出理由或计算过程。 （分数： 10.00 ）（1）.CPU 和总线的时钟周期各为多少 ?总线的带宽 （即最大数据传输率 ）为多少?（分数： 2.50） 正确答案： （CPU 的时钟周期为： 1/800MHz=1.25ns 。 总线的时钟周期为： 1/200MHz=5ns。 总线带宽为： 4BX200MHz=800MB/s或 4B/5ns=800MB/s。）解析：（2）.Cache 缺失时，需要用几个读突发传送总线事务来完成一个主存块的读取?（分数： 2.50 ） 正确答案：（因为每次读突发传送 32字节，而Cache块大小恰好是32字节，所以只需要1个读突发传送总 线事务来完成一个主存块的读取。 ）解析：（3）. 存储器总线完成一次读突发传送总线事务所需的时间是多少?（分数： 2.50 ）正确答案：（一次读突发传送总线事务包括一次地址传送和32B数据传送：用1个总线时钟周期传输地址，即5ns首先，根据低位交叉存储器的工作原理，数据全部读出需要 40ns+（8- 1） X5ns=75ns。但是，在第40ns时，数据的读取与传输是可以重叠的，所以只需要加上最后一个体读出的数据的传输时间即可，即5ns。故读突发传送总线事物时间为： 5ns+75ns+5ns=85ns。 ）解析：（4）.若程序BP执行过程中，共执行了 1