一种12位分段式电流舵DAC电路设计方案

一种 12 位分段式电流舵DAC 电路设计 - 电气论文一种 12 位分段式电流舵DAC 电路设计卞艳，屠卫洁，徐大诚（苏州大学电子信息学院，江苏苏州215000 ）摘要：针对 SoC 中 DAC 设计越来越受面积和功耗的制约，采用分段式结构，提出一种应用于SoC 模拟输出前端的12 位 100 MS /s电流舵型 D/A 转换器，其中高6 位为温度计码，低6 位为改进型Fibonacci数列，其减小了DAC 的面积和毛刺。电路基于S MIC 0.13m CMOS工艺，在 1.2 V/3.3 V（数字 / 模拟）双电源供电下， 满摆幅输出电流20 mA 。在 100 MHz采样频率、49.7 MHz输入信号下，无杂散动态范围 （SFDR）达到 89.448 dB ，INL 和 DNL均小于 0.5 LSB 。关键词：数 / 模转换器；分段式电流舵；改进型Fibonacci数列；SoC中图分类号：TN86?34 ；TN402文献标识码：A 文章编号：1004?373X（ 2015 ）16?0106?04收稿日期： 2015?02?15基金项目：国家自然基金重点项目（61434003 ）0 引言在信号处理和通信处理应用中， 高速高精度数 / 模转换器的性能在很大程度上已经成为整个系统的瓶颈1 。用于片上系统 （SoC ）的 CMOS DAC 因面积和功耗的要求，更是成为最具挑战性的课题之一。电流舵结构 DAC 由于速度快、对寄生参数不敏感、易于CMOS工艺集成等优点而被广泛采用。目前，权位电流源主要有2 种加权方式：二进制加权和温度计加权。前者无需译码电路，电流源数目少，减少了开关数量和面积；但中码转换毛刺大，且随着位数的增加，电流单元之间的大小相差加大，导致失配增加，使DAC 静态性能 INL 和 DNL变差。后者电流源权重一样，毛刺小，但电流源数目大，需要译码电路，占用芯片面积大 2 。折衷以上2 种方式优缺点，本文提出一种新型加权方式，即改进Fibonacci数列加权 3 ，采用分段式结构，设计出一种基于SMIC0.13mCMOS 工艺的 12 位 100MHz 的 DAC 。简化了电路复杂度，缩小版图面积，降低毛刺，性能指标优异，为DAC 设计提供了一种有效的实用方法。1 系统架构及设计电路系统如图 1 所示，其中，数字部分包括：译码器、锁存器和8 选 1选择器，采用 1.2 V 电源电压；模拟部分包括：电流源、偏置电路与开关阵列，采用 3.3 V 电源电压。该电流舵 DAC 的权电流源包括改进型Fibonacci和温度计电流源 2 种，降低了中码转换时的毛刺，减少电流源数目和芯片面积。综合考虑面积和INL ，DNL 的要求，采用 6+6 分段结构。低 6 位数字信号经过译码电路和8 选 1 电路给出，高 6 位数字信号经行列译码电路给出，均由锁存器与开关驱动电路进行同步和交叉点调整， 控制电流源阵列的输出电流。 设计以最低有效位的电流源作为参考基准电流 ILSB，满量程输入时，低6 位控制的电流源输出为63ILSB ，高 6位控制的电流源输出为4032ILSB ，DAC的满量程输出为4095ILSB（ ILSB 4.884A），满量程输出电流为20 mA 。文献 3 中采用 Fibonacci数列 4 作为 6 位单端 DAC 的电流源权重，且每一权重都为其前2 个权重之和，即：由于此 DAC 只采用 7 个电流单元数，总和达不到63ILSB ，所以每一Fi 加上一个固定值W0 进行补偿，使得每一位输出有多余电流Ioffset ，因而需要在输出端增加额外电路扣除。此外，它会造成差分开关正负端口输出的最大和最小电流值分别不一样而难以应用于差分结构的DAC。因而，针对这些缺点，本文改进了低 6 位 Fibonacci数列 DAC ，并给出详细的理论分析和公式推导。1.1 改进型 Fibonacci数列的设计及应用图 2 为低 6 位电流源和偏置电路。改进型 Fibonacci数列 An（变量）分别为 A0=1 ，A1=2 ，A2=3 ，A3=5 ，A4=10 ， A5=20 ，A6=22 。 DAC 的低 6 位就是利用这 7 个数作为权重（见图3），其中 I=ILSB ，Wk 即第 k 个模拟信号输出。若采用大于等于8 个电流单元数，虽然分配至电流源间的失配误差减小，但所用的逻辑门数量增加， 电路更复杂，版图面积增加。在电流舵 DAC 中，随机性的失配误差对DAC 的静态特性影响较大 5 。设 DAC 中单位电流源的电流大小为 I ，方差为 （I），利用相邻码的电流误差的相对标准差作为 DNL 的估算值，则 DAC 相邻码电流误差的方差可以表示为：因而，改进型Fibonacci数列 DAC 既利用了二进制码DAC 的优点：电路面积小；又发挥了温度计码的优势：差分非线性小。1.2 单位电流源与开关设计电流源作为整个芯片的核心部分，其匹配性、面积以及有限的输出阻抗等因素直接影响DAC 的静态和动态性能。双端输出DAC 的 SFDR 与单位电流源输出阻抗 Zimp 关系为 6 ：式中：RL =50 为 DAC 负载电阻； N=12为精度。当 SFDR 75 dB，Zimp 3.75 M 时，为了提高电流源输出阻抗，采用Cascode 结构 7, 见图 3。在输入一定频率下，有：式中： C0 为大尺寸电流源晶体管的寄生电容；C1 为 M2 ，M3 的寄生电容和连线电容。为了减小M2的寄生电容，其长度尽量取短。当输入频率为10 MHz 时，单位电流源的输出阻抗为8.73 M ，大于 SFDR 要求的 3.75 M ，满足设计要求。SN 和 SP 为一对差分开关，为了减小其寄生电容，尺寸做的比较小。作为电流舵型 DAC ，电流源管的随机误差对静态特性影响最大，因此，低6 位采用改进型 Fibonacci数列译码方式， 缩小电路面积， 给电流源管提供足够大的空间减小失配 8 ，电流源的最小尺寸与积分非线性关系如下：式中： (I ) u） Iu 是一个单位电流源的相对标准偏差；A和 AVT 分别是电流放大系数和阈值电压的失配方差，过驱动电压（VGS-VT ）的取值保证了管子工作在饱和区； C 表示的是正态分布累积函数的反函数9 ，INL_yield表征 DAC 的 INL 情况。管子的尺寸还与电流的大小有关：由式（ 13 ），式（15 ）即可得到管子所需的尺寸。为了保证DAC 的单调性，INL 绝对值必须小于0.5ILSB ，因而要求 C 的值尽可能的大。这里采用 3 的原则 10 ，即 99.7% 的 INL 良率来界定 DAC 电流源误差。差分开关的设计，一方面增加输出摆幅，减小噪声；另一方面可以保证电流通路始终存在， 从而不改变与其相连的电流源晶体管的工作状态， 使得 DAC 的转换速率不受影响。 开关管的输出端接有减小时钟馈通效应的伪管 M4 ，M6 ，其栅极接地，意味着它们始终处于导通状态。由于 M3 ，M5 的栅漏之间存在寄生电容 CGD，开关的控制信号就会通过这些寄生电容耦合到 M4 和 M6 的漏极，附加到输出的电流中，使其产生较大的毛刺，表示为：式中： COV 为单位宽度的交叠电容；CL 为输出节点的等效总电容；VSW 为开关控制信号的摆幅，因而M4与 M6 作为常通的伪管接在M3 与M5 后起到了一个隔离作用，让开关控制信号难以影响到输出的模拟信号，其作用是减小开关晶体管的时钟馈通效应。2 仿真结果本设计基于 SMIC 0.13 m CMOS工艺的 Spice模型，使用 CadenceSpectre进行仿真分析。利用DAC 输出从 0 到满量程的台阶波形进行Matlab计算，得到 INL 为 0.359 5 LSB ，DNL 为 0.303 9 LSB （此为电流镜后仿结果） ，如图 5 （a），（ b ）所示。在 13.378 906 25 MHz，49.707 031 25 MHz的输入频率和 100 MHz采样频率下， SFDR 的结果分别如图5（c），（d ）所示，表1 给出了 DAC 的动态仿真结果。表 2 给出了本文设计与文献 5 中前仿真结果的对比。本文设计在有效精度、无杂散动态范围、失配误差、信噪比方面都有很明显的优势。3 结论本文设计了一种分段式电流舵结构的12 b 100 MS/sCMOS DAC，低 6位采用新型数列译码结构， 折衷了二进制译码和温度计译码的优缺点，高 6 位采用温度计译码方式。仿真结果表明，该DAC 性能指标优异，可广泛用于无线通信领域，并且为新型DAC 的研究与发展奠定基础。参考文献1 PIETER Palmers ， MICHIEL S J. A 10?bit 1.6?GS/s 27?mW cur?rent?steering D/A convert with 550?MHz 54?dB SFDR band?width in130 ? nm CMOS J. IEEE Transactions on Circ and Syst 2870?2879.，2010 ，57（11）：2 VAN DEN BOSCH A ， BORREMANS M A F. A 10?bit 1?Gsample/s Nyquist current?steering CMOS D/A convert J. IEEEJournal of Solid?State Circuits，2011 ，36 （3）：315?324.3 HOKAZON K ， KANEMOTO D. A low?glitch andsmall?logic?areaFibonacciseriesDACC/IEEE 54thInternationalMidwest Symposium on Circuits and Systems. S.l.：s.n. ，2011：1?4.4 邓玉平，谭宇 .Fibonacci 数列推广 J.大连理工大学学报， 2011 ，51 （1）：154?156.5 薛晓博 .高速高精度电流舵数模转换器关键设计技术的研究与实现D. 杭州：浙江大学， 2014.6 李鹏 .12 位 80 MHz 电流舵数模转换器设计 D. 西安：西安电子科技大学， 2011.7 蒲亿霖，石玉，吴斌，等 .一种 11 位 80 MS/s 分段式电流舵 DAC的设计与验证 J.微电子学， 2011 ，44 （ 1）：1?5.8 LIN Weite ， KUO Taihaur. A compact dynamic?performance?im?provedcurrent?steeringDACwithrandomrotation?based binary?weighted selection J. IEEE Journal of Solid ? StateCircuits ，2012 ， 47 （2 ）：444?453.9PELGROMMJ M ， DUINMAIJERAC J ， WELBERS APG.Matching properties of MOS transistors J. IEEE Journal of Sol?id?StateCircuits ，1989 ， 24 （5 ）：1433?1439.10SANSENWilly.AnalogdesignessentialsM.German ：Springer ，2006 ：610?616.作者简介：卞艳（ 1991 ），女，江苏连云港人，硕士。主要研究方向为于数 / 模混合接口电路设计技术。徐大诚（ 1963 ），男，甘肃永登人，教授，硕士。主要研究方向为MEMS 传感器技术。