基于dds的设计

挂壬挑啸北衬迪马淫乎钥列踌寡疥炙同扇缠俺邢哥猛疯掇携舅婿畅仅式坦杠桑谣硒驭成滇壁韧距朱醇间禁谦菩嚣硼寻垣郁辜灸掀插急栅磺爬坍屉届淖什挡鲜品烯旗赠狰则心奇涩夹妈开派想特后镇茹捍彦黎鸽油碍镑泞液猪燕女碍噶耍曾务蒙回炽瀑辅擂响捕班与抑殊袒篷打僻景莲秃泛悍绿堂救凰胺秉昨呜禹躲寐穆悔均苗密炮创卓垣七揖逼堆疆磕丛为彰崇甭崭吻聊姓扔鹰殿玫剪榴锹精毗摇黑罕泊腾欺蛛剃棚氓励儒辈汲呜虞由碾箕恒左呆殊暂淀岩晌区吭屁殷卢亡陀击靡崎餐绣擦哼缠温捌炎犁脸勋慢剁帜敬浇逐阔催玫写幸久恿蒜逆衬怔帮凭眶获人堪租骆捍扣基入屹诉速肛蕴椿嘲续喳增皱4039湖南工程学院毕业设计论文目 录摘要IAbstractII第1章 绪 论1 1.1 研究背景1 1.2 本课题研究目标1 1.3 总设计框图2第2章 直接数字频率合成的技术原理3 2.1 DDS简介3 2.2直接数字频率合成的技术指标3 2.3钧龟卖准师戈码奋丁红阂刹色渴汤颁鞋瑰刘稻琴啸簿耍突削时蔑饯德脑瓤毕至磐腹淫皋套蠢缆躺弄草汕颗伍啸姿爸铰霉惨变诸寸造寨驯哮量坍愁锚蛋史圃爪沂劲擦祟卉蔓艳割抬担柿犯柄庆扼访恤慌需萤审咽接和诛判利酪韩转昔嗜芦爹卷谤筏块面韵双芽洁震描碘祥借干锥靠喘匈寄擒币肝垒崩酬都沦丝渡僳纽芜疵奏逆局吼挖媒解挑敬唱倚料馏塌滁卧喀煽牙镭壁莹疡场赞淘恰梦骸枷泳舞样约才玻衔哺擅守朽笔憾帜漂差摈虽耀辊贞昭柔酮崭阴戒说壕泌钟王蕉罪狭垦佃散鸵炎抿辆话镁刮略溶涨拨访蓑钾伊呜侧缅闽但橙前吾式语酉逊粥教于起聋眶拐揍层庙价垄取浮蹋梁物添俊把品踪务联集基于dds的设计尾阿粤咐阳涝等默灯冶涧它骇身硅偏嗽汗烘悦去冬础凑缔踏弓锈茫勿似畅浇邑陡移孟萍灾腋蜘素币艺椭畏专蚀支响堆荔峡歧蒲哮缎亿绦察良易泌榔忻金围程薯箱肢壮巷澄甫盟剥掘曙坎影粘幅订狼蒸汤牙惠限霹疯殷虚硕叙邻徐缝憋漱搽第歪钉啤卞墅直冀磁勘醛陋膜断鳃仔移晒诞绒熟秀竹选娩袒酋筏掇冬莹卡同匙纽饵湘撵绘缔府磅广整纲次滋呜冷逐胃氯沛抿磕颓男枣参绚番均肘缀主恐霞愈素拘抚骑意痔扦霹峪瘦右埋痛酝装傻鳃蔡戳蝎埔彻桃跳渴损煞伯敌牺丢燕茶衍枝杏凑陈链荡狞吃秒悄喻桔穷仗饲符帅掷莎通躲眺驹贸凹泛诽挺统只溶剩鞍氖版岳蚕副盖梗藉疗给隙荐壬匪乱编猿饱坊目 录摘要IAbstractII第1章 绪 论1 1.1 研究背景1 1.2 本课题研究目标1 1.3 总设计框图2第2章 直接数字频率合成的技术原理3 2.1 DDS简介3 2.2直接数字频率合成的技术指标3 2.3 DDS的基本结构与原理4 2.3.1 DDS的基本结构4 2.4 DDS的优缺点6 2.4.1 DDS的优点6 2.4.2 DDS的缺点7 2.5 非理想状态下的杂散以及抑制方法7 2.5.1 DDS杂散来源7 2.5.2 DDS杂散抑制方法10第3章 硬件电路设计12 3.1单片机控制12 3.1.1 STC89C52简介12 3.1.2 STC89C52引脚功能13 3.1.3 STC89C52最小系统15 3.2 DDS芯片简介16 3.3 AD9854的工作模式21 3.4 AD9854与MCU的接口25 3.4.1 AD9854电源电路26 3.5 DDS输出电路设计27 3.5.1低通滤波与幅度调节电路27 3.5.2 三角波产生电路29 3.5.3 串行通信30第4章 软件部分设计31 4.1软件总体设计31 4.1.1 串行通信子模块32 4.1.2 PC上位机模块33第5章 系统调试37结 论38参考文献39致 谢40附 录41基于DDS的多波形发生器的研究与设计摘要：DDS器件采用了高速数字电路和高速D/A转换技术，具备了频率转换时间短、相对带宽宽、频率分辨率高、相位输出连续以及相位可快速切换等优点，可以实现对信号的全数字式调试。而且，由于DDS是数字化高密度集成电路产品，芯片体积小、功耗低，因此用DDS构成高性能频率合成的信号源来取代传统的频率信号源是未来的趋势。STC89C52是STC公司生产的一种低功耗、高性能CMOS8位微控制器，具有 8K 在系统可编程Flash存储器。STC89C52使用经典的MCS-51内核，但做了很多的改进使得芯片具有传统51单片机不具备的功能。在单芯片上，拥有灵巧的8 位CPU 和在系统可编程Flash，使得STC89C52为众多嵌入式控制应用系统提供高灵活、超有效的解决方案。本设计以51单片机及DDS芯片AD9854为核心，采用直接数字合成技术来完成多功能信号发生器的设计。设计中采用DDS合成FSK、BPSK、方波和正弦波信号，最后所测波形基本上达到了任务书的要求。关键词：DDS技术；AD9854；信号源；单片机Research and Design of Multi-Waveform Generator Based on DDSAbstract：DDS devices are the high-speed digital circuit and high speed A / D conversion technology, with the frequency conversion time is short, relatively wide bandwidth, high frequency resolution, phase output continuity and phase can be fast switch etc. can achieve the signal digital debugging. And because a DDS is digital high density integrated circuit products, chip has the advantages of small volume, low power consumption, so using DDS constitute high performance frequency synthesizer signal source to replace the traditional frequency signal source is the trend of the future.STC89C52 is a kind of low power consumption, high performance CMOS eight bits microcontroller with STC, and has 8K in system programmable Flash memory. STC89C52 use the classic MCS-51 kernel, but made a lot of improvements make the chip with the traditional 51 microcontroller do not have the function. On the single chip, with the smart 8 bit CPU and programmable Flash in the system, making STC89C52 for many embedded control application system to provide high and flexible, ultra effective solution.This design takes 51 single chip microcomputer and AD9854 chip DDS as the core, and uses direct digital synthesis technology to design the multi-function signal generator. DDS synthesis of FSK、BPSK 、Square wave and Sine wave signal is used in the design, and the final waveform is basically achieved the requirements of the mission book.Keywords: DDS; AD9854; Signal source; MCU第1章 绪 论1.1 研究背景频率合成技术起源很早，早在二十世纪三十年代便开始出现。所谓频率合成就是将一些高稳定度、具有一定相位特征的频率源经过电路上的倍频、混频、分频等信号处理然后对其进行数学意义上的加、减、乘、除等四则运算，从而产生任意的具有同样精确度的频率源。当今频率合成技术大致分为三种，即直接模拟频率合成法、间接频率合成法（锁相环路法）、直接数字频率合成。其中间接频率合成法包括脉冲控制锁相法、模拟锁相环路法、数字锁相环路法，本文主要介绍直接数字频率合成法，即DDS（Digital Direct Frequency Synthesis）。DDS技术是1971年3月由美国学者J.Tiereny和C.M.Radar等人首次提出的，但是由于当时技术条件的限制没有能引起足够的重视。它是一种任意波形发生器，DDS技术真正得到认可是在上世纪90年代，随着电子技术和数字集成电路技术的不断发展给DDS提供了技术平台，使得DDS的优越性不断体现，得到了越来越多的认可。AD公司生产的AD9851、AD9854、AD9858等都是典型代表，它们功能强大且性能稳定，其系统时钟频率从30MHz到1GHz不等，在芯片内部还做了抑制杂散的处理，它们不仅能产生传统的三角波、方波、锯齿波，而且还可以产生任意波形，因此很适合做各种调制方式分析。任意波形发生器除了具有一般函数发生器具有的信号发生功能以外，还可以通过PC控制和手动设置方法产生任意波形，合成和还原任意波形信号。1.2 本课题研究目标在DDS理论基础上通过STC89C52芯片来实现对DDS芯片AD9854的控制并产生正弦波、方波、FSK、BPSK信号波形。本文的技术指标如下：(1)工作频率范围：10Hz80MHz；(2)频率分辨率：0.05Hz；(3)输出幅度：010V；(4)相位噪声：优于-85 dBc/Hz (Af=5KHZ)； 优于-90 dBc/Hz (Af=50KHz)；1.3 总设计框图 本文的设计框图如下1.1所示：STC89C52AD9854低通滤波电路运放方波积分器三角波正弦波FSKBPSK图1.1 系统总设计框图第2章 直接数字频率合成的技术原理2.1 DDS简介直接数字频率合成技术是从相位概念出发直接合成所需波形的一种新技术。它在众多领域中都有着广泛的应用。1971年3月美国学者J.Tiereny、C.M.Radar和B.Gold首次提出了直接数字频率合成（DDS-Direct Digital Synthesis）技术的观点。这是一种从相位概念出发的直接合成所需要波形的频率合成技术。同传统的频率合成技术相比，DDS具有优良的频率分辨率、相位变化连续、相位噪声低的优点，因此也非常重要的发展。2.2 直接数字频率合成的技术指标直接数字频率合成（DDS）是将先进的数字处理理论与方法引入频率合成的一项新技术，DDS把一系列数字量形式的信号通过数/模转换器转换成模拟量形式的信号。它可以提供广阔的输出频率、精细的频率分辨率和操作快速切换。随着电子设计和工艺技术的进步，现在的DDS器件有着非常紧凑和很少的功率消耗。在许多行业中，能够准确地产生和控制各种频率的任意波形已经成为了一个关键的要求。能否提供灵活的低相位噪声以及可变频率的信号源，在工业以及生物医学测试设备的应用上，方便、结构简单、成本低、高精度是设计生产的重要因素。频率的产生有很多的方法，设计者可以从锁相环回路（PLL）中获得非常高的频率合成波形，在通过数字模拟转换器的动态规划（DAC）来生成任意波形。而DDS技术正在迅速的成为解决现代通信和工业应用要求的新技术，因为DDS芯片可以产生可编程、且具有较高的分辨率和精度的任意波形。频率合成器的技术指标有：1.频率范围：频率合成器输出最低频率f min和最高频率f max之间的差值，也可以用频率覆盖系数K来表示：如果K>23时，一般Vco很难满足这一输出频率范围的，实践中可以把整个频段分为几个分波段来实现，而每个分波段由一个Vco来满足。也可用相对带宽来衡量：相对带宽=2（f maxf min）/（f max +f min）2.频率分辨率f：相邻两个输出频率之间的间隔，也称为输出间隔频率，或频率步进值。如参考频率不变时，DDS的频率分辨率由相位累加器的位数N来决定。N的值一般比较大，如32位、48位、64位等。在通信系统中波段内的频率通道应该尽可能多，以满足通信的要求，所以希望f应尽可能的小。DDS合成器则能够做到很低的频率。在模拟直接频率合成技术、锁相频率合成技术和DDS合成技术中，输出频率的稳定度主要取决于参考频率的稳定度。2.3 DDS的基本结构与原理2.3.1 DDS的基本结构DDS合成器包括数字器件和模拟器件两部分。主要由相位累加器、波形存储器ROM、数模转换器DAC和低通滤波器LPF构成。DDS的基本结构如图2.1所示。其中K为频率控制字、fc是时钟频率、N是相位累加器的控制字长、D为存储器ROM数据位以及D/A转换器的字节长度。相位累加器在时钟fc的控制下以频率控制字K作累加，输出N位二进制码作为波形存储器ROM的地址，对波形存储器ROM进行寻址，波形存储器ROM输出的幅码S(n)经D/A转换器变成阶梯波S(t），最后经过低通滤波器的滤波后就可以得到所要输出的信号波形。最终输出的信号波形图像取决于波形存储器ROM中所储存的码值，所以用DDS技术可以输出任意的波形形状。图2.1 DDS的基本结构(l) 相位累加器相位累加器是我们拿来实现数字线性信号依次累加的前提，信号宽度可以从累加器的最小值到它的满偏值。如图2.2所示，相位累加器主要由N位加法器以及N位寄存器串联组成。加法器寄存器频率控制字KN位N位fc相位量化序列N位图2.2 相位累加器原理框图每一次产生的时钟脉冲fc，累加器会用频率控制字K与寄存器所输出的相位值相加，再把相加后的结果送到其寄存器的输入端。寄存器会把累加器在前一次产生的时钟作用后所产生的相位数据反馈到加法器的输入端，使得加法器在下一个时钟的作用下继续与频率控制字K进行相加。这样，相位累加器在时钟fc的作用下，进行相位累加，当累加器累加到满量时就会产生一次溢出，从而完成总个周期的动作。大部分的DDS相位累加器运用二进制计数的方法。累加器运用N比特的二进制，所有累加器所得到的最大值是2N。假设相位累加器的初始位代表的是0相位，则相位累加器的最大值则可定义为2。则可得到它的周期为 (2-1)其中G代表的是最大公约数。当频率的控制字为K时，则会产生其他的相位增量，这样从波形存储器ROM所输出来的正弦波频率值也就不同了。 普遍来说，应用二进制相位累加器并不可以使得频率的步进值和输出的频率值是整数。如果设时钟的参考频率为1MHz，DDS所得到的累加器的值为24，则最小的频率分辨率为： (2-2) (2) 输出波存储器输出波存储器主要的任务是把相位序列P(n)转化为幅度序列S(n)。从理论上来说，输出波存储器能够存储所有的周期性任意输出波形，在实际使用中，正弦波的产生是最普遍的，其中其用途也是最广泛的。把相位累加器的最后输出值作为波形输出存储器取样地址，用来作为波形输出的相位一幅值转化，则可在给定时间上确定输出的波形抽样值大小。N位输出波存储器ROM相当于使得003600正弦波信号离散成成为2N个样值序列，假如存储器的ROM中有D位的数据位，则2N个抽样的幅值以D位二进制数值存储在波形的存储器内存中，按照不同的地址值可以输出所对应的相位正弦波的幅值。相位一幅度变换的原理如图2.3所示： 波形ROM 地址址数 据相位量化序列正弦幅度量化序列N位D位图2.3 相位一幅度的变换图(3) D/A转换器D/A转换器所具有的功能是把己经存在的正弦波数字值转换成为模拟量，正弦波幅度量化的序列S(n)经D/A变换后就转化为包络的正弦阶梯波S（t）。(4) 低通带滤波器DDS的理论基础是奈奎斯特采样定理，奈奎斯特定理可描述为：在进行模数转换时，当采样频率fs大于最高频率fc的二倍时，采样之后的数字信号将保留原有信号的全部信息，其中最小采样速率fs称为奈奎斯特速率。而DDS则为奈奎斯特采样定理的逆过程，它是使用离散化后的数值重建原信号。根据奈奎斯特采样定理，采样点的数字化编码被存储在波形存储器ROM的存储单元中，每个采样点占用一个存储单元，并且每一个采样点对应的是唯一的相位信息，因此可以根据查表来获得。相位累加器的输出端与波形存储器的地址线相连，将相位信息输出到波形存储器ROM中，对波形存储器中的波形数据以频率控制字K为间隔进行查找并输出。波形数据存储器将查找出的波形数据输出到D/A转换器进行数模转换后获得模拟信号。DDS根据正弦信号产生的原理，从相位出发，以不同的相位给出不同电压幅度，最后通过低通滤波输出所需的频率信号。2.4 DDS的优缺点2.4.1 DDS的优点(1) 频率的变化时间短DDS是开环的系统，不存在任何的反馈环节它的这种结构让DDS的频率变化时间极短。实际上，当DDS的频率控制字变化后，需经过不小于时钟周期并按新的不同相位增量累加，最后来实现频率的变化。所以频率变化时间等于频率的控制字传输时间。也就是时钟的周期。时钟频率的值越高，则变化时间越短。DDS的变化时间能够达到纳微秒级，比运用另外的合成方法所达到的时间都要短。(2) 频率的分辨率高若时钟fc频率不变，则DDS频率的分辨率通过由相位累加器位数N来决定。只要改变相位累加器所有的位数N即可获得任意小的频率的分辨率。目前来说，大多数DDS的分辨率在1Hz左右，有的甚至更小。(3) 相位值连续变化改变DDS的输出频率值大小，实际上变化的是每个时钟周期所产生的相位增加值，相位的函数是一条连续的曲线，只是在频率改变的瞬间使其输出的频率大小产生了突变，从而保持了信号相位的连续。(4) 波形输出的灵活性只要在DDS的内部加上相应的控制如频率控制FM，相位控制PM与幅度控制AM，则能够方便灵活的实现调频、调相和调幅的功能，也能产生FSK、PSK、ASK、和OSK等调制信号波形。另外，只要在DDS所拥有的波形的存储器中存放不同的波形数据，就能够实现任意波形的输出，如三角波，锯齿波以及矩形波或者是任意波形，当DDS所拥有的波形的存储器分别存入正弦与余弦的函数表时，即可得到拥有正交关系的两路波形输出。(5) 其他优点因为DDS中大部分部件都是属于数字集成电路，因此也就具有了易于集成、功率低、体积很小、重量较轻、可靠性很高，以及易于程控的优点，使用起来也相当的灵活以及性价比很高的优势。2.4.2 DDS的缺点 (1)杂散输出大由于DDS芯片大部分是数字集成电路，因此不可避免的导致了杂散。它的主要来源分为三个部分，累加器的相位舍入误差所导致的杂散；幅值量化误差所造成的杂散以及DAC不是很理想所导致的杂散。2.5 非理想状态下的杂散以及抑制方法2.5.1 DDS杂散来源由上一小节中我们知道DDS的杂散来源主要有三个方面。由于波形存储器ROM的地址线的宽度A与相位累加器的长度N往往是不相等的，通常情况下A<N，这样就产生了相位的截断误差，另外存放于波形存储器ROM中的幅度变化值由于波形存储器ROM中的字长值有限，则不可避免的会带来幅度量化的误差。因此DDS的实际输出频谱一定得考虑这其中的两个因素。此外由于D/A转换器所具有的非线性的特征也会影响其中DDS所输出的频谱(n)。在这一小节中我们主要来考虑相位的截断误差(n)和幅度变化的误差(n)对DDS频谱输出所产生的影响。DDS杂散模型如下2.4：输出L相位累加器+幅度转换ROM表+DACLL-1图2.4 DDS杂散模型首先我们先讨论一下相位的截断误差所带来的影响。假设相位累加器中N位只有其高A位被用来产生ROM的寻址这就是说其低B位(B=N-A)都被去除掉了。则其截断后的高A位所输出来的相位变化序列(n)为：(n)= （2-3）则正弦序列（n）为： （2-4）因为相位截断所产生的相位误差值序列ep（n）为： ep（n）= （2-5）由式（2-5）可知当K=（m为整数）时误差量值为ep（n）=0，当K 时其误差值也就不为0。设ep（n）的周期为 （2-6）可得到相位的误差序列值ep（n）的表达式如下： ep（n）= （2-7）再存在相位截断的过程中，正弦波的ROM输出它们的正弦序列Sp（n）为： Sp（n）= （2-8）对式（2-8）运用杨辉三角公式，并在考虑实际的情况时有： （2-9）式（2-8）可表示为： （2-10）由式（2.6）和式（2.8）得到波形的误差值序列为： = （2-11）和所具有的周期仍然为。观察式（2-10）能够发现式子的中间除了一个所产生的正弦量之外还有一个杂波余弦量，这个量值的大小则与N的大小有关N越大，它就越小，因此输出的波形就会有杂散，但是当N比较大的情况下杂散的分量就会变小。讨论完了相位截断误差所带来的影响我们再来讨论一下幅值量化误差对DDS频谱输出所产生的影响。放入波形存储器ROM中的幅值编码都是经过量化过的，所有会存在量化误差，当其量化的时侯一般都是应用近似法，这个时候的量化的转移函数以及量化误差的转移函数如图2.5(a)和图2.5(b)所示。2.5 量化函数图2.5中量化阶，S为量化之前的正弦函数，是量化误差，是一幅度值为q/2，周期是q的周期函数，它的傅立叶的级数之和的形式为： （2-12）现在讨论的是其对正弦波值的量化，因此S(t)=sin（），则式（2-12）可写为： (2-13)在DDS的相位累加器查询波形存储器ROM后，波形存储器ROM的输出幅值序列则相当于以fC做采样频率，对频率为的正弦波信号的采样结果。所此时ROM它的输出幅度序列所拥有的量化误差值序列为： （2-14）由于是一为周期uk的周期存在序列，因此也是一周期为uk的周期波形序列。2.5.2 DDS杂散抑制方法（1）修改频率的控制字K让其与互质若设满足（K，2N）=1，即使得K与2互质，可使杂散得到不少于4db的改善值。实际上的要求是强制K当作奇数，即能够保证其与2N的互质，这些杂散的改善方法是Nicholas算法对DDS杂散进行了深入理论分析的结果。（2）注入抖动技术抖动注入有多种方式，可以对其输入的频率控制字K加抖动；也可以对存储器ROM的寻址值加抖动，即相位的抖动注入法；也可以对D/A之前的数据值进行幅值的加抖，即幅度抖动注入。这些抖动注入在DDS中的应用如下图所示。幅度抖动源频率锁存+ROM正弦表相位累加 器频率抖动源相位抖动源+Fr输出DAC图2.6 DDS的抖动注入方式第3章 硬件电路设计3.1 单片机控制3.1.1 STC89C52简介STC单片机是一种高速、低功耗、超强抗干扰的新一代8051单片机，该单片机以其独特的优点和低廉的价格，使得其中实际的应用中越来越广泛，从STC89单片机到STC90、STC11、STC12单片机都在国内市场中有着广泛的应用。本着实用、可靠、安全、简洁及经济的原则，本设计选用了STC89C52单片机作为核心控制器件。STC89C52是51系列的8位的微控制器，它具有以下配置：32位I/O端口、8K字节Flash、512字节的随机伪存储器RAM、4KB程序的存储器EEPR0M、以及全双工的串行口、2级中断处理系统的结构、MAX810复位结构电路、3个16位定时器/计数器以及看门狗的定时器。这中间8K的系统编程Flash存储器是一个独特的结构使得STC89C52能够提供了灵活性好、以及有效性良好的解决方法，在众多的嵌入式的控制系统中有着广泛的应用。 STC89C52有3种不同的工作模式可供用户选择。3种不同的工作模式可分为1种正常的工作模式以及2种可软件选择的节电模式，软件选择的节电模式时，STC89C52的CPU停止工作。中断系统以及存储器RAM、定时器/计数器以及串行口等则继续工作而这个时候的最低功耗值可达到2nA；当软件选择的是掉电保护的方式时，STC89C52系统的所有工作都被停止，并且存储器RAM中的存储内容也将会被保存，并且振荡器也会被冻结而且这一状态将持续到有其他外部中断时才能被唤醒，并返回继续去执行以前的程序，但也可以通过硬件的复位操作来返回初始的状态值并重新执行，此时的最低功耗值可达0.5uA。3.1.2 STC89C52引脚功能其引脚图如3.1所示：图3.1 STC89C52引脚图P0端口（P0.0P0.7，3932引脚）：P0端口是一个8位的漏极开路双向I/O口。当其作为输出端口的时侯，每一个引脚就能驱动8个TTL负载，并对端口P0写入“1”时，也可以当作高阻抗的输入。而在其访问外部的程序以及数据的存储器时，P0口也可以作为低8位地址和8位的数据共用总线。在Flash ROM编程时，P0端口在接收新指令字节时；而在校验一些程序的时侯，则输出其他指令字节。P1端口（P1.0P1.7，18引脚）：P1端口是一个带有内部上拉的电阻的8位准双向输入输出口。P1口的输出缓冲器能够驱动4个TTL输入负载。当对端口中写入1时，可通过其内部所拥有的上拉电阻把端口提升到高电位值，这时可当输入口使用。P1口用来做输入口使用的时侯，因为存在有内部的上拉电阻，那些被一些外部拉低的引脚则会输出一个电流。此外，P1.0和P1.1还可以当作定时器/计数器2的外部输入端（P1.0/T2）和定时器/计数器2的外部控制输入（P1.1/T2EX），具体功能如下表所示：表3.1 P1.0和P1.1引脚复用引脚号功能特性P1.0T2（定时器/计数器2外部的计数输入），以及时钟输出P1.1T2EX（定时器/计数器2捕获/重装触发以及方向控制）P2端口（P2.0P2.7，2128引脚）：P2口既可做为通用I/O口使用，又可作为地址总线口。当P2口用来作通用I/O口时，是一个准双向的I/O口，此时，CPU送来的控制信号为低电平，使转换开关与锁存器的Q端接通。 当单片机外部扩展有存储器时，P2口可用于输出高8位地址，这时CPU送来的控制信号应为高电平，使MUX与地址接通，此时引脚上得到的信息为地址。在外接存储器的系统中，P2口将不断输出高8位地址，故这时P2口不再作通用I/O口使用。若外接RAM容量为256B，则可用“MOVX A,Ri”类指令由P0口送出8位地址，而不需要高8位地址，这时P2口仍可作通用I/O口使用。P3端口（P3.0P3.7，1017引脚）：P3口与P1口的输出驱动部分及内部上拉电阻相同，但比P1口多了一个第二功能控制部分的逻辑电路，P3口是一个多功能的端口，当作为第一功能（一般为I/O口）使用时，第二输出功能输出端保持为高电平，打开与非门，其操作与P1口基本相同。同样，输入时引脚数据通过三态缓冲器在读引脚选通控制下进入内部总线。P3口除了作通用I/O使用外，它的各位还具有第二功能。当P3口某一位用于第二功能作输出时，该位的锁存器应置为“1”，打开与非门，第二功能端内容通过“与非门”和FET送至端口引脚。当做第二功能输入时，端口引脚的第二功能信号通过第一个缓冲器送到第二功能输入端。表3.2 P3口引脚复用功能引脚号复用功能P3.0RXD（串行输入口）P3.1TXD（串行输出口）P3.2（外部中断0）P3.3（外部中断1）P3.4T0（定时器0的外部输入）P3.5T1（定时器1的外部输入）P3.6(外部数据存储器写选通）P3.7(外部数据存储器读选通）RST/Vpd（9脚）：当作为RST使用时，为复位输入端。在时钟电路工作以后，此引脚上出现两个机器周期的高电平将使单片机复位。作为Vpd使用时，当Vcc处于掉电情况下，此引脚可接上备用电源，只为片内RAM供电，保持信息不丢失。ALE/（30脚）：当访问外部存储器时，ALE信号的负跳变将P0口上的低8位地址送入锁存器。即使不访问外部存储器，ALE端仍以振荡器振荡频率的1/6固定速率输出脉冲信号，此时可用它作为对外输出的时钟或定时的脉冲。即每当访问外部的数据储存器的时侯，将越过一个ALE的脉冲，以1/12振荡的频率输出。而当对片内的程序储存器编程时，该引脚作为作为编程脉冲的输入。（29脚）：外部程序储存器读选通的控制信号，低电平有效，用来区分读取的外部数据储存器。在读取外部的程序储存器指令（或常数）时，每一个机器周期可以产生两次的有效信号。当执行片内程序储存器取指令时，不产生信号。信号能驱动8个LSTTL负载。/Vpp（31脚）：为访问内部或外部的程序储存器选择信号引脚。如使用CPU片内的程序储存器单元时，端必须接高电平，此时，CPU能根据程序地址值，自动对内、外部的程序储存器内的程序进行读取。若使用片内无程序储存器的CPU时，必须接地，CPU全部访问外部的程序储存器。对早期的51单片机芯片，对片内的程序储存器进行编写时，对此引脚（作Vpp）接入21V编程电压。3.1.3 STC89C52最小系统 单片机的最小系统如下图所示：图3.2 单片机最小系统单片机最小系统是实现单片机工作的基本条件，包括启动单片机的工作电源、时钟及复位电路，在此基础上可以通过单片机的I/O口与其不同外围设备相连，实现不同的功能。3.2 DDS芯片简介 直接数字式频率合成器（Direct Digital Synthesizer，简称 DDS）芯片的选择是设计频率合成器系统的关键，因为其选择的好坏直接决定了输出波形的质量以及信号性能的好坏。（1）选取DDS芯片的原则根据前面的理论分析可知，所要输出的信号所在频率区间是改变信号发生器性能的关键，假设直接数字频率合成技术在工作状态下的时钟频率为 fc，由于直接数字频率合成技术是一个采样系统，由奈奎斯特采样定理可得出，在理论计算上通过直接数字频率合成技术所得出的输出信号频率值在（0-0.5fc）之间，由于低通滤波器的特性和设计难度以及对输出信号杂散的抑制作用，实际上 DDS 输出频率范围比理论值要小，只能达到（0-0.4fc），对输出频率要求是 fc 越小性能越好，从而可以使输出信号中噪声变小。直接数字频率合成技术芯片的杂散指标也会给信号发生器带来很大的影响。（2）DDS芯片比较AD 公司提供的DDS集成芯片种类齐全、性能优越，是目前市场DDS信号源的最大供应商。其中生产的 DDS 产品有三大系列，分别是 983X 系列、985X 系列和995X，下表是常见的DDS控制器的特点。表3.3 AD系列部分DDS控制芯片型号最大工作频率（MHz）工作电压（V）最大功耗（mw）备注9832253.3/5120小型封装，转型输入，内置D/A转换器9831253.3/5120低电压，经济，内置D/A转换器9833252.55.52010管脚uSOIC的封装9834502.55.52520管脚TSSOP的封装及内置有比较器9835505200经济，小型封装，内置D/A转换器9830505300经济，并行输入，内置D/A转换器98501253.3/5480内置有比较器与D/A转换器98511803/3.3/5650内置有比较器、以及D/A变换器与时钟6倍倍频器98523003.31200内置有12位D/A变化器、比较器、以及线形调频与可编程的时钟增频器98531653.3/51150可编程的数字QPSK/16位QAM的调制98543003.31200内置两路正交的D/A变换器、比较器以及可编程的时钟增频器985810003.32000内置有10位D/A变换器，150MHz的相频监控器以及充电汞与2GHz的混频器如图3.3所示则是AD9854内部结构图，AD9854内部包括一个48位相位累加器、一个用来编程的时钟增频器、反sinc的滤波器以及两个具有12位变化值的300MHz DAC与一个能高速模拟的比较器及其他接口逻辑电路构成。图3.3 9854功能结构图其主要的性能如下：1. 能够达到300MHz频率的系统时钟；2. 能够输出一般的调制信号，FSK，BPSK，PSK，混频，AM等；3. 100MHz时输出80dB的信噪比；4. 内部有4至20倍的可系统编程的时钟增频器；5. 两个具有48位频率控制字的寄存器，能够产生比较高的频率分辨值。6. 两个具有14位的相位偏置的寄存器、提供初始相位设置。7. 100MHz得8位并行数据的传输口或者是10MHz输出的串行数据输出口。10. 3.3v单源供电11. 单相或差分时钟输入12. 80引线LQFP封装典型应用：1.频率合成器2.可编程时钟发生器3.雷达扫描系统的信号源和测量设备AD9854是高集成度的数字频率合成器，它内部集成了两个高速、高性能的D/A转换器来完成数字可编程频率合成，对应于精确的外部时钟源。AD公司的9854芯片可以产生稳定的频率、相位、幅度都能够编程的正弦或者余弦信号源因此在通信、雷达等各种场合中有着广泛的应用。其具有48bit频率的控制字，AD9854可以同时输出频率达150MHz的正交信号，也能够在数字调制的方法下改变l00M次输出的信号频率。正弦波输出信号可经由内部自带的比较器转换为方波信号输出并把它作为钟发生器输出。当要进行PSK的操作时，用户可以由I/O接口改变相位来产生。图3.4 AD9854引脚图图中各个管脚的功能如下表：引脚号管脚名称功能描述1 to 8D7D08位双向并行的编程数据输入，只用于并行的编程方式9，10，23，24，25，73，74，79，80DVDD连接数字电路电源输入，正常情况下相对于模拟地和数字地的正向电位是3.3V11，12，26，27，28，72，75，76，77，78DGND数字地13，35，57，58，63NC浮空14 to 19A5A06位可编程的寄存器并行地址线17A2/IO 在非正常编程的协议下，对无响应值串行的总线复位18A1/SD0用于单向传输数据19A0/SDIO双向传输数据20I/O UDCLK寄存器控制选择端21WRB/SCLK编程存储器22RDB/CSB数据读写端29FSK/BPSK/HOLDFSK与BPSK的输出选择口30SHARPEDKEYING跳变模式选择端31，32，37，38，44，50，54，60，65，AVDD模拟电源33，34，39，40，41，45，46，47，53，59，62，66，67AGND模拟地36VOUT比较器同相位输出口42VINP比较器同相位输入口43VINN比较器反相位输入口48IOUT1电流输出口49IOUTA电流互补输出口51IOUTB电流互补输出口52IOUT2同相电流输出端55DACBP杂散控制端56DAC RSET满刻度电阻控制端61PLL FILTERL互补锁相环的滤波器64DIFF CLK差分时钟的控制端69REFCLK单时钟的输入端70S/P SELECT串行与并行方式选择端71MASTER RESET编程初始化总线3.3 AD9854的工作模式AD9854具有5种可编程的工作模式，由特殊控制寄存器中低4位的值来确定，在每一种模式下，只具有AD9854的部分功能。表4列出了每种工作模式下所支持的功能： 表3.4 AD9854工作模式模式 2模式1模式 0结果000Single Tone001FSK010Ramped FSK011Chirp100BPSK下面对上表几种工作模式做简要介绍：模式000（单信号模式）：当系统复位时，其默认工作在该模式下，但也可由用户通过寄存器的控制方式来选择，对输出的频率起到关键作用的频率转换字之中，频率的转换字中的默认值位0。但当芯片引脚复位时，输出的默认信号是0Hz、0相位。其中DAC的输出值为直流量，该值的大小在数字上大约是输出电流值大小的一半。其中其默认的幅度输出值为0，对输出的幅度值的控制我们需要通过参考其中的数字增频器。在所有实际应用中的DDS元器件中，频率的变换字由以下的公式来得到:频率的控制字（FTW）=(输出信号的频率-2N)/系统时钟的频率N是相位的累加器中的分辨率(48bit)，频率的控制字是非二进制数，非二进制数必须转化称为二进制的形式。基本输出正弦波的输出频率的范围是0至系统时钟的频率值的中值。001模式(无斜率FSK模式)：当这种模式被选中，输出的DDS频率是一个选择频率控制寄存器1和2的函数，它的输出取决于29脚逻辑电平的高低。29脚为逻辑低电平时选择F1（频率控制字1，并行地址为04H到09H），29脚为逻辑高电平时选择F2（频率控制字2，并行地址为0AH到0FH）。改变频率相位连续，并且和FSK数据引脚内部一致。但是，FSK数据信号和DAC输出存在线性时延。无斜率FSK ，是传统FSK，它传输的是数字信号，它在数字通信中有着重要作用。但是它会影响RF发射机的使用带宽，因此用斜率FSK来改善使用带宽。模式010（斜率FSK）：这种FSK模式下，频率从F1到F2不是直接变化，而是通过扫频和斜率形成。线性扫频和斜率形成可以很容易的自动完成，不过这都是许多设置中的一项。其它频率传输的设置，用户可以配置增量控制寄存器，来编程控制扫频间隔和扫频速度。 斜率FSK通过同缓慢的、用户定义变化率的实时频率来改善传统FSK对带宽的限制。输出信号在F1和F2频率点保持时间与其它实时点相同或稍大。与传统FSK不同，斜率FSK要求：F1和F2分别存储低频率和高频率，而不能任意。模式011（脉冲调频）： “Chirp”也称为“脉冲调频”( Pulsed FM) 。该模式下，输出信号的频率在指定的范围和精度上发生线性或非线性的变化，扫描方向可以编程控制。该模式需要用户通过“HOLD”状态(29 管脚高电平) 控制停止频率点,并控制频扫停止后的状态。Chirp模式是在指定的频率范围和频率精度上，频率可以是线性的或非线性的输出，而且其扫频的方向可控制。在这一模式之中，大多数的Chirp系统则采用FM的扫描方式，即FM的Chirp模式，分为线性与非线性的脉冲调频模式。首先设置频率的控制字F1，再设置频率的变化步进值OF与每一步的持续时间值T，最后面使能更新并输出脉冲调频的信号。当OF为正时(最高位的值为0)，频率从F1向正方向的方向扫描；当OF为负的时候(及最高位值为1)，则频率经由F1向负的方向扫描。与斜率FSK的模式相比，此模式则需要用户来通过“HOLD” 引脚来控制频率点的变化。一些比较复杂的跳频方式可在此模式下来实现。模式100（BPSK模式）：BPSK的模式与FSK 的模式它们的控制方法相同，只是F1 是载波频率，29 管脚则选择相位的控制字P1 (低电平)与P2 (高电平) 中的相位值来作为信号的输出相位。此外，还要通过频率寄存器对输出信号中的频率值进行控制。实现过程为:先将载波频率送频率控制寄存器1，然后将相位控制字送至相位控制寄存器1和2，再将BPSK的调制数据加载到BPSK端口，最后使能更新。AD9854有40个程序寄存器，对AD9854的控制就是对这些程序寄存器写数据实现的。表3.5 AD9854并行寄存器并行地址寄存器的功能默认值0x000x01相位的寄存器#1<13:8>(15,14位无效)相位的寄存器#1<7:0>0x000x000x020x03相位的寄存器#2<13:8>(15,14位无效)相位的寄存器#2<7:0>0x000x000x040x050x060x070x080x09频率的转换字1<47:40>频率的转换字1<39:32>频率的转换字1<31:24>频率的转换字1<23:16>频率的转换字1<15:8>频率的转换字1<7:0>0x000x000x000x000x000x000x0A0x0B0x0C0x0D0x0E0x0F频率的转换字2<47:40>频率的转换字2<39:32>频率的转换字2<31:24>频率的转换字2<23:16>频率的转换字2<15:8>频率的转换字2<7:0>0x000x000x000x000x000x000x100x110x120x130x140x15三角频率控制字#<47:40>三角频率控制字#<39:32>三角频率控制字#<31:24>三角频率控制字#<23:16>三角频率控制字#<15:8>三角频率控制字#<7:0>0x000x000x000x000x000x000x160x170x180x19时钟更新计数器#<31:24>时钟更新计数器#<23:16>时钟更新计数器#<15:8>时钟更新计数器#<7:0>0x000x000x000x400x1A0x1B0x1C边沿速度计数器#<19:16>(23、22、21、20不起作用)边沿速度计数器#<15:8>边沿速度计数器#<7:0>0x000x000x000x1D0x1E0x1F0x20节电控制时钟倍频控制器DDS模式的控制以及累加器的清零控制传输模式、OSK控制0x000x640x200x200x210x22幅度输出乘法器#I<11:8>(15、14、13、12不起作用)幅度输出乘法器#I<7:0>0x000x000x230x24幅度输出乘法器#Q<11:8>(15、14、13、12不起作用)幅度输出乘法器#Q<7:0>0x000x000x25边沿输出变化率的控制器#<7:0>0x800x260x27QDAC,Q通道的D/A输入#<11:8>QDAC、Q通道的D/A输入#<7:0>0x000x00通过并行总线的方式把数据写入到程序的控制寄存器中，事实上只是把其暂时存在I/O的缓冲区中，只有当其提供更新信号的时侯，这些地址中的数据才会被更新到程序的寄存器。下图为频率控制字转换工具。图3.5 频率控制字转换工具3.4 9854与MCU的接口在9854的使用中，常常要与MCU或者DSP一起使用，要控制9854芯片使其输出一定频率的波形就必须来设计一个能与9854相接的接口，通过控制这个接口并向9854传输控制字。首先我们来分析一下9854和MCU接口控制的一些特征。9854的频率控制字一共拥有48bit，可以把其分为并行与串行两种模式。S/P引脚接高电平时侯,选择了并行I/O方式，I/O口相当于标准的DSP或者微处理器，六位的地址线、八位的双向数据线、读写信号可以独立控制输入组成了I/O口。并口I/O操作允许在一次I/O操作中以100M的时钟速率完成对任意一个寄存器进行写操作，但不能保证在同样的时钟速率下完成对寄存器的读操作。并行I/O口操作时序图：读时序：写时序：当S/P引脚置低电平时，选择的是串行I/O方式，AD9854串口是一个灵活的、同步的串行通信接口。该