模拟版图中的典型器件--青软课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,模拟版图中的典型器件,模拟版图中的典型器件,模拟版图中的典型器件,在模拟版图设计中，我们会经常遇到电阻、电容、三极管、二极管、电感等各种模拟器件。对于一个完整的,CHIP,来讲,PAD,、,ESD,器件、,SEAL_RING,、,FUSE,等特殊器件的版图设计也是至关重要。下面我们就来学习一下这些典型器件的版图设计。,模拟版图中的典型器件 在模拟版图设计中，我们会经常遇到,模拟版图中的典型器件,电 阻,电 容,BIPOLAR,DIODE,电 感,FUSE,SEAL RING,PAD,ESD,模拟版图中的典型器件 电 阻 电 容 BIPO,电阻,电阻（,Resistance,）,作为集成电路模拟版图中最常见的器件，类型有多种，版图设计要求也较高。电阻最常见的类型主要有：,Metal Res,：阻值非常低,Poly Res :,阻值较低,Diff Res,：阻值较高,Well Res,：阻值非常高,Netlist,中的调用：,RR1 A B 24000 $RNDD,LVS Commandfile,中的定义：,DEVICE R(RNDD) rndddev hvndr hvndr,电阻 电阻（Resistance）作为集成电路模拟版图中,METAL,电阻,一、,Metal,电阻,画法：两端用,Via,接出，或是直接,Metal,连接。有效部分是两端,Via,中间的部分，附加,res Dummy layer,。这种电阻非常少见，一般会用寄生的方式实现。,METAL电阻一、Metal电阻,二、,poly,电阻,画法：两端用,poly cont,接出，有效部分是两端,cont,间的部分，有效部分加,res dummylayer,。（不同的制程层次不一样）,NWELL,的应用主要是起到更好的保护隔离作用。,POLY,电阻,二、poly电阻NWELL的应用主要是起到更好的保护隔离作用,三、,diffusion,电阻,画法：两端用,diffusion cont,接出，有效部分是两端,cont,间的部分，有效部分加,res dummylayer,。有,p/n diffusion,之分（不同的制程层次不一样）,DIFFUSION,电阻,三、diffusion电阻DIFFUSION电阻,WELL,电阻,-NWELL,电阻,四、,well,电阻,1,、,nwell,电阻,画法：两端用,ndiffusion cont,接出，有效部分是两端,cont,间的部分，有效部分加,res dummylayer,。,WELL电阻-NWELL电阻四、well电阻,四、,well,电阻,2,、,pwell,电阻,画法：两端用,pdiffusion cont,接出，有效部分是两端,cont,间的部分，有效部分加,res layer,。（别忘记,pdiffusion,要包,pimplant,）,WELL,电阻,-PWELL,电阻,四、well电阻WELL电阻-PWELL电阻,电阻及,DUMMY,的摆放,电阻与其,Dummy,要保持严格的方向一致，两侧的,Dummy,长度要与电阻本身长度相同，两端的,Dummy,长度可以根据实际情况调整。,电阻及DUMMY的摆放 电阻与其Dummy要保持,Res Dummy,可以只用到电阻体层次，其它层次可以不用,电阻及,DUMMY,的摆放,Res Dummy 可以只用到电阻体层次，,电阻体两侧,Dummy,可以适当缩小,Width,，只保持与电阻体的长度一致。,电阻及,DUMMY,的摆放,电阻体两侧 Dummy 可以适当缩小Widt,电阻体两侧,Dummy,还可以作为填充的作用。,电阻及,DUMMY,的摆放,电阻体两侧 Dummy 还可以作为填充的作用。电阻及DUM,电阻矩阵可以很好的实现多个电阻阻值不同的有效摆放,电阻及,DUMMY,的摆放,电阻矩阵可以很好的实现多个电阻阻值不同的有效摆放电阻及DUM,电阻体有时会覆盖一层临近金属层作为对电阻的屏蔽保护措施。,电阻,电阻体有时会覆盖一层临近金属层作为对电阻的屏蔽保护措施。电阻,电阻,电阻,电阻注意事项,一、,画电阻时，要注意其阻值的算法，有经验的前端设计人员会明确每个电阻的具体,Width/Length,数值。如果没有明确，可以根据,lvs Commandfile,中的定义算法自己算出所需数值。,二、电阻两端必须用,metal,引出，不能跳,poly,或,diffusion,。,三、电阻加,dummy,时，,dummy,电阻与电阻,space,要一致，长度也,要一致。电阻要单独围,ring,与其他的,device,隔开。,四、多个电阻放置应朝同一个方向，尽量不要从电阻上走线，串,联的电阻要交叉对称放置。,电阻注意事项,电阻注意事项 一、 画电阻时，要注意其阻值的算法,电容,电容（,Capacitance,）同样是集成电路模拟版图中最常见的器件，类型也有多种，常见的类型主要有：,Polyl Cap,：会用到两层,Poly,来实现,Mos Cap :,利用,Mos,的,Gate,与其,Source,和,Drain,来实现,Mim Cap,：利用两层金属和其之间,CTM,来实现,Metal Cap,：利用两层甚至更多层金属层来实现，有时会利用,Poly,跟,metal,来实现,Netlist,中的调用：,CC1 A B 2.4p $MP,LVS Commandfile,中的定义：,DEVICE C(MP) pmcapdev pgate psd,电容 电容（Capacitance）同样是集成电路模拟版,电容的形状一般是方形最好，但有时根据需要，在保证有效面积不变的情况下，形状可以随意调整（主要是根据,block,的形状与摆放做相应调整，保证,block,为矩形）。,进行电容连线时要分清电容的正负极，如右图，正极为,|,端。,电容,电容的形状一般是方形最好，但有时根据需要，在保证有效,一、,mos,电容,画法：,poly,是电容的一端，一般为正极。,source&drain,接在一起做电容的另一端，为负极。,还有另一种画法，和普通,mos,画法一样。,(,下页）,MOS,电容,一、mos电容MOS电容,mos,电容,:,Gate,为正极,Source/Drain,为负极。,容值很小一般,作为,Chip,中,Power,的高频,滤波之用。,MOS,电容,mos电容:MOS电容,二、,poly,电容,画法：由,poly1,和,poly2,组成，需要用,metal,连接出去，一般,poly2,为正极。,POLY,电容,二、poly电容POLY电容,二、,poly,电容,右图为,poly,电容的剖面图,POLY,电容,二、poly电容POLY电容,就是（,Metal-Insulator-Metal,）金属,-,绝缘体,-,金属结构。,画法：一般是顶层,metal,与倒数第二层,metal,之间新加了一层,CTM,层次。,一般把,MIM,电容划为,metal,电容。,三、,MIM,电容,MIM,电容,三、MIM电容MIM电容,画法：一般是利用多层,metal,之间的相互寄生效应来实现。,三、,metal,电容,METAL,电容,三、metal电容METAL电容,Metal,电容中的“夹心”电容。,METAL,电容,Metal电容中的“夹心”电容。METAL电容,Metal,电容中的“梳妆”电容。有些也叫“手指状”电容,METAL,电容,Metal电容中的“梳妆”电容。有些也叫“手指状”电容MET,电容无论以何种方式做，都应该用,ring,圈起,与其他器件隔开。,电容与其相关的电路不易离太远，在,layout,电容时，其面积要计算清楚（有些是定义,W/L,）。,电容的摆放也要注意，尽量均匀、对称。（如右图，如果,c1,与,c2,电容的个数是,1,：,8,，摆放就按右图）。,电容上面严禁走线，尤其是信号线。,电容注意事项,电容无论以何种方式做，都应该用ring圈起,与其他器件隔开。,在要求不是很高的时候电容的形状可以根据,block,的摆放调整。（注意,cap,上面有跑线）。,电容注意事项,在要求不是很高的时候电容的形状可以根据block的摆放调整。,有时会把电容做成小的单位电容，具体摆放时可以根据不同电路中电容的容值摆放多个单位电容来实现空间的有效利用。,电容注意事项,有时会把电容做成小的单位电容，具体摆放时可以根据不同,在要求较高的时候电容的摆放需要加,Dummy,电容及,DUMMY,的摆放,在要求较高的时候电容的摆放需要加Dummy电容及DUMMY的,电容及,DUMMY,的摆放,电容及DUMMY的摆放,可以说电阻电容在模拟电路中即普通又特殊。普通在于它们是模拟电路中最普通不过的器件。特殊在于它们的不请自到，它们寄生在版图中的每个角落，无论是数字版图还是模拟版图。怎样去有效的避免和利用这些寄生出来的不速之客是版图设计者必须考虑的事情，也是一个优秀的版图设计者的必备素质。这就需要我们版图设计工程师在版图设计工作开始之前就要仔细斟酌，跑线的长短、跑线的宽度、跑线的层次、跑线的距离等很多因素都要考虑，只有这样我们才能随着工作资历的增加工作素质才能全面提高，不然的话只能成为一名,Layout,Engineer,，永远不会成为,Layout Designer,。,可以说电阻电容在模拟电路中即普通又特殊。普通在于它们,BIPOLAR,电阻电容我们讲完了再讲一下三极管，我们用到最多是双极型晶体管（,Bipolar,）。双极型晶体管类型主要有两种：,NPN,型 ：一般,N,型区作为发射极,PNP,型,:,一般,P,型区作为发射极,双极型晶体管的做法主要有两种：横向和纵向。,Netlist,中的调用：,QQ1 VDD VIN VON PV M=1 $EA=1e-10,$W=4e-05,$L=2.5e-06,LVS Commandfile,中的定义：,DEVICE Q(PV) emit emit:1 base:1 coll:1,BIPOLAR电阻电容我们讲完了再讲一下三极管，我们用到最多,BIPOLAR,双极型晶体管尺寸小所以,RC,较低，所以相应开关速度会提升。虽然可以实现比,Cmos,更快的开关速度，可以提供较大的驱动能力，但是由于其较大的功耗使得其使用范围大大缩小。纯粹的,BIPOLAR,工艺主要应用于功率,IC,。现在很多,Foundry,厂都会在,CMOS,工艺的基础上增加一部分工艺来实现,BICMOS,，利用,BIPOLAR,的高驱动能力来当输出级。实现了,BIPOLAR,的快速、,MOS,的高密集度。,BIPOLAR 双极型晶体管尺寸小所以RC较低，,BIPOLAR,我们之前学习过,PN,结中，,N,型区域存在大量电子，,P,型区域存在大量空穴。在结上加一正向电压，结导通。,如果我们在这个结的顶端再加一个层，并在两个层之间加一个更高的电压，结果会是什么样子的呢？,BIPOLAR 我们之前学习过PN结中，N型区域,BIPOLAR,我们可以根据右图的电路来学习一下，如果想让下面的结导通，需要一个偏置电压（,0.8V,），电子通过,P,区向左运动（从,E,到,B,）。,当这些电子遇到来自顶部（,C,端）的一个更大的电压时，电子会怎么走？,我们的,P,型区域很薄，那些流进正偏,PN,结的电子大部分都跑到上面的区。,底部的区发射电子并被顶部的区收集，因此底部区被成为发射极（,Emitter,），顶部的区被称为集电极（,Collector,），中间的,P,型区为基极（,Base,）。,三极管的三极,BIPOLAR我们可以根据右图的电路来学习一下，如果想让下面,BIPOLAR,之前我们说过,bipolar,的器件一般功耗比较大，这里我们可以看出，在这个电路中，仍然会有部分的电子通过,P,区向左移动，也就是说会有电流从,B,端流向,E,端，这部分电流其实是一个损失（但是如果不加这个电压，这个三极管是不工作的，此处可认为是一个开关）。,双机型晶体管工作时，基极一定存在电流，而且双极型晶体管开关的越快，需要的电流越大，所以说,双极型晶体管需要更多的功耗。,三极管的功耗为什么比较大,BIPOLAR之前我们说过bipolar的器件一般功耗比较大,BIPOLAR,大家知道在场效应管（就是常说的,mos,管）中，栅的长度,L,决定了器件的速度，在双极型管中，由什么决定呢？,通过上面的学习，可以知道，,NPN,的速度由,P,区的宽度决定，两个,N,区之间的距离越短，在这个区域中开关电流的速度就越快。,而在制作工艺上，有纵向和横向之分，我们一般可以理解为：如果载流子是沿着晶体管断面的垂直方向运动，就称为纵向；如果载流子是沿着晶体管断面的水平方向运动，就称为横向。一般是纵向,C,包裹，,B,包裹,E,；横向是,CE,被包裹。,BIPOLAR 大家知道在场效应管（就是常说的m,BIPOLAR,下面我们通过制备一个纵向（,Vertical,）,NPN,管的过程来进一步理解器件的版图。,第一步：制作集电极区（,Collector,）,首先，用一个,N,型区域构建集电区。,注：我们此处的工艺都是基于,bicmos,的，都是,P,型硅外延。,BIPOLAR 下面我们通过制备一个纵向（Ver,BIPOLAR,然后在,N,区顶部通过外延生长一层,P,型材料，通过扩散，集电区面积就变得更大，浓度也更均匀。,为了把区埋层材料引出来，另外注入一个足够深的型杂质和型埋层相接触，从顶部看到的型注入区就成为集电极的接触端。,BIPOLAR 然后在N区顶部通过外延生长一层P,BIPOLAR,第二步：制作基极区（,Base,）,位于,N,型埋层上方有一个特殊掺杂的,P,型区，它并不覆盖整个,N,型埋层，因为还有一部分被注入的,N,型接触区在这儿。,由于,P,型外延，使得整个区域已经成为,P,型，由于必须十分小心的控制,P,型基区的杂质浓度，故对其进行了专门的注入，必须保证注入的,P,区很浅以得到更快的开关速度。,P,型外延和基区的,P,型区域浓度不一样，为了区分基区的画成绿色。,BIPOLAR第二步：制作基极区（Base） 位于,BIPOLAR,第三步：制作发射极区（,Emitter,）,由于基区,/,发射区结的制备比基区,/,集电区结的制备要重要的多。因为发射区的电子不能轻易越过势垒，但是，一旦电子通过了基区，集电区就好似个接收站，不需要特别控制。,N,型发射区的面积比,N,型集电区要,小。,BIPOLAR第三步：制作发射极区（Emitter）,BIPOLAR,第三步：制作发射极区（,Emitter,）,根据上面的分析我们得出,N,型发射区的面积比,N,型集电区要小的结论。,而且在基区扩散以后，其水平方向的宽度远大于所需要的尺寸，（,P,型区域要很薄），我们就把发射区放这里。,BIPOLAR第三步：制作发射极区（Emitter）根据上面,BIPOLAR,三个区域都已经形成，下面只要引出引脚就好了。,这种情况就是,C,包裹，,B,包裹,E,。这里我们可以想一想它的版图会是什么样子的。,BIPOLAR三个区域都已经形成，下面只要引出引脚就好了。这,BIPOLAR,下面我们来看一下,PNP,是什么样子的？,在基于,bicmos,工艺制备纵向,PNP,管时，需要用额外的一层来充分的隔离底部的集电区，（不可能所有的,P,型硅外延都算作集电区，需要隔离出来一部分），因此需要在下面多一层,N,型扩散层，作为隔离层。,额外添加一层材料就意味着需要更多的工艺步骤，花更多的钱，存在更多的出错几率，所以，基于,bicmos,工艺的,PNP,管子大多是横向的（,Lateral,）。,BIPOLAR下面我们来看一下PNP是什么样子的？ 在基,BIPOLAR,我们下面就学习一下横向,PNP,管,一个横向管通常包含一个型区（通常是阱），这个型区又包含两个型区，这些都是横向的。,BIPOLAR我们下面就学习一下横向PNP管一个横向管,BIPOLAR,一般为了降低阱中的串联电阻，我们可以在一次制备过程中构造两个管子，也就是两个,PNP,管共用中央的一个,P,型区。,BIPOLAR 一般为了降低阱中的串联电阻，我们可以在,BIPOLAR,Nwell,制程中,NPN,型双极型晶体管,BIPOLARNwell制程中NPN型双极型晶体管,BIPOLAR,Nwell,制程中,PNP,型双极型晶体管,BIPOLARNwell制程中PNP型双极型晶体管,BIPOLAR,双极型晶体管做法版图设计可以多种多样,BIPOLAR双极型晶体管做法版图设计可以多种多样,BIPOLAR,双极型晶体管的摆放要讲究对称，有时还会需要,Dummy,BIPOLAR双极型晶体管的摆放要讲究对称，有时还会需要Du,BIPOLAR,需要大电流输出时会用到三极管，而且根据驱动能力要求的大小会并多个三极管,BIPOLAR需要大电流输出时会用到三极管，而且根据驱动能力,前面我们学习了三极管，我们再来了解一下二极管（,DIODE,）。,二极管在电路中主要起到整流作用，在一个完整的,CHIP,中，二极管常用于,ESD,部分，还有就是防止天线效应（,Antenna,）。,在版图实现上也比较简单主要有三种：,MOS,型：利用,P/N Mos,实现电流的单向导通,双极型晶体管型：短接双极型晶体管的基极与集电极,衬底型：利用现有的衬底等层次实现,PN,结,Netlist,中的调用：,D100 A B PD M=1 $EA=1e-10,LVS Commandfile,中的定义：,DEVICE D(PD) ndio psub tndiff,DIODE,前面我们学习了三极管，我们再来了解一下二极管（DIO,DIODE,Mos,构造二极管：将,mos,的,Gate,与,Source,短接形成一个二极管。,DIODEMos构造二极管：将mos的Gate与Source,Mos,构造二极管：将,mos,的,Gate,与,Source,短接形成一个二极管。,DIODE,Mos构造二极管：将mos的Gate与Source短接形成一,双极型晶体管集电极与基极短接形成一个双极型晶体管构造的二极管。,DIODE,双极型晶体管集电极与基极短接形成一个双极型晶体管构造的二极管,Nwell,制程中利用,nwell,与其中的,pdiff,之间的,PN,结构成一个二极管。（思考怎样才能利用,P,衬底构造一个二极管,),DIODE,Nwell制程中利用nwell与其中的pdiff 之间的PN,Nwell,制程中利用,Ndiff,与,P,衬底构造一个二极管,DIODE,Nwell制程中利用Ndiff与P衬底构造一个二极管DIOD,电感,电感（,Inductance,）是一种十分有用的电路元器件。在版图中出现的几率比较低，但是很多特殊电路中也会出现，电感的版图设计要求很高。集成电路中的电感一般是利用金属层来实现。主要做法有两种：,单层螺旋电感：单层金属绕圈，单层金属一般会选用最厚、最,宽、电阻率最低的,TOP,金属层来实现。,多层金属叠层电感：利用足够多层金属相互配合叠层绕圈。,电感 电感（Inductance ）是一种十分有用的,电感在,Netlist,中的调用：,Lxx neg pos nr=nr $ind,电感在,lvs commandfile,中的定义：,DEVICE L(ind) inddev metal5(NEG) p2ind:1(POS),电感,电感,利用,metal5,的单层绕圈来实现电感,电感,利用metal5的单层绕圈来实现电感电感,利用,metal1,、,metal2,、,metal3,叠层绕圈来实现电感,（此图是事例，实际电感复杂得多）,电感,利用metal1、metal2、metal3叠层绕圈来实现电,电感可以做成各种样式,电感,电感可以做成各种样式电感,这是某量产,IC,中最简单的单层金属电感,电感,这是某量产IC中最简单的单层金属电感电感,要保证版图中电感与其他电路之间足够的空间，因为靠近电感的导线会影响电感品质（,Q,）。在进行电感的版图设计时要与前端设计人员和工艺厂商充分沟通，使得版图设计最大可能的满足前端,电路设计人员的设计。电感层次寄生的电阻电容对电感品质有很大的影响，因此对版图设计和工艺要求会很高，一般会有专门的厂家提供一个相关的电感库，设计人员会根据电感库的相关参数选择满足自己设计要求的电感类型,.,同样电感会寄生于集成电路中每个地方，一定要注意尽量减小和避免寄生电感，避免把连线布成螺旋状。尤其要注意电源走线，电源走线的寄生电感很容易使芯片失效。,电感,要保证版图中电感与其他电路之间足够的空间，因为靠近,FUSE,除了以上众多模拟器件以外，还有一种很重要的器件：,Fuse,。,Fuse,在电路中一般起到限流的电路保护作用。还有一种作用是作为电路的逻辑选择（,option,）。实际上在定义,Fuse,时一般会将其作为一种电阻来定义。由于之前电阻已讲到，在这里我们只做简单介绍，利用图片看一下实际的,Fuse,版图。,FUSE 除了以上众多模拟器件以外，还有一种很重要的,实际电路中的,Fuse,表示,FUSE,实际电路中的 Fuse表示FUSE,FUSE,FUSE,FUSE,FUSE,FUSE,FUSE,作为逻辑选择之用的,Fuse,阵列,FUSE,作为逻辑选择之用的Fuse阵列FUSE,WHOLE CHIP,对于,Whole CHIP,来说，还有一些其他的特殊器件，比如说：,Seal_Ring,、,PAD,、,ESD,等。下面分别对这些器件来做一些简单的介绍。,WHOLE CHIP 对于Whole CHIP来说，还,SEAL RING,Seal Ring,很容易和划片糟弄混。划片槽叫,Scribe line,，是晶圆切割的中心线。,Seal_Ring,是一个,Chip,的版图中不可缺少的一部分，是一圈围在,Chip Device,外围的保护线路。,由于,Seal_Ring,是一种非标准,Device,，在,spice,中往往不作为,Device,来调用，也不会在,Lvs commandfile,中定义。由于其做法特殊，,Drc commandfile,一般对其不做,check,，其上面所产生的,drc,错误当假错来处理，所以在进行期版图设计时，一定要按照,Design_rule,仔细布局。,SEAL RING Seal Ring很容易和划片糟,Seal Ring,它的作用有两个：主要作用是防止芯片在切割的时候的机械损伤，尤其是芯片的四个角一般都不要放重要器件；其次的作用是,Seal Ring,接地，屏蔽芯片外的干扰。,Seal Ring,从衬底（大多数是从,P,衬底，,N,阱，到,Pdiff,，,Contact,，,Metal1,，,Mvia,，,Metal2.,直到,Top_Metal,，这样芯片中每一层都会在,CHIP,的外围形成一圈，这样便能够使芯片内的各种期间和连线很好的受到机械和电气的保护。大家可以试想一下抛面图,sealring,一定要和芯片同厚的,这样才能起到保护作用,所以从底层到,TOP,层都的包括。一般,Seal Ring,都是接地 。,SEAL RING,Seal Ring它的作用有两个：主要作用是防,在这个芯片的最外围有一个红色的圆圈，这便是,Seal_Ring,SEAL RING,在这个芯片的最外围有一个红色的圆圈，这便是Se,这是一个完整的,Seal_Ring,，下页是其局部的放大图。,SEAL RING,这是一个完整的Seal_Ring，下页是其局部的放大图。SE,Seal_Ring,的局部放大图,SEAL RING,Seal_Ring的局部放大图SEAL RING,Seal_Ring,的相关,Rules,，,我们可以在右边看到,Seal_Ring,所用到的每层,Layer,。,SEAL RING,Seal_RingSEAL RING,PAD,PAD,作为,IC,输出的窗口，在,CHIP,中起到了至关重要的作用。,PAD,的,Size,一般较大，数目较多其版图摆放具有一定的技巧，,PAD,摆放合理与否直接关系到后端流程,Bonding,的成功与否。,PAD,的版图设计要严格遵从,Design_rules,的要求，但是一般来说,PAD,的版图设计比较简单，难度在与,PAD,的摆放要满足,CHIP,大小与美观兼顾。,PAD PAD作为IC输出的窗口，在CHIP中起到了至,此,CHIP,中的,PAD,摆放还没有达到最优，我们可以找找看哪些地方是可以改进的。,PAD,此CHIP中的PAD摆放还没有达到最优，我们可以找找看哪,PAD,主要结构一般由金属与,VIA,构成，从最顶层金属开始用,VIA,链接到,Design_rules,中所规定的,PAD,连接所需最底层金属。,PAD,PAD主要结构一般由金属与VIA构成，从最顶层金属开始用,PAD,主要结构一般由金属与,VIA,构成，从最顶层金属开始用,VIA,链接到,Design_rules,中所规定的,PAD,连接所需最底层金属。,ESD,PAD,PAD主要结构一般由金属与VIA构成，从最顶层金属开始用,PAD,主要结构一般由金属与,VIA,构成，从最顶层金属开始用,VIA,链接到,Design_rules,中所规定的,PAD,连接所需最底层金属。,PAD,PAD主要结构一般由金属与VIA构成，从最顶层金属开始用,PAD,主要结构一般由金属与,VIA,构成，从最顶层金属开始用,VIA,链接到,Design_rules,中所规定的,PAD,连接所需最底层金属。,PAD,PAD主要结构一般由金属与VIA构成，从最顶层金属开始用,Design_rule,中关于摆放,PAD,一般会要求,PAD Space,和是否,Double Pad,，以及是否可以实现多排摆放。,PAD,Design_rule中关于摆放PAD一般会要求PAD,ESD,我们在,Whole Chip,中还可以看到很多大尺寸的,Mos,。这些,mos,便是,Chip,中的,ESD,保护线路。,ESD我们在Whole Chip中还可以看到很多大尺寸的Mo,整个,CHIP,的,I/O,部分都会有,ESD,保护线路。,ESD,整个CHIP的I/O部分都会有ESD保护线路。ESD,这只是局部放大的示意图，实际上这个版图只是演示用。,ESD,这只是局部放大的示意图，实际上这个版图只是演示用。ESD,ESD,（,Electro-Static Discharge,）即“静电放电”，多数电子元器件是静电敏感器件。在制造、运输和使用过程中极易造成损坏，因此有必要在,IC,内部采取防静电保护措施。我们在版图中看到的接,pad,的大,mos,，那种做法就是为了防止静电放电而做的保护电路。,ESD protect mos,主要的作用就是给,ESD,电流提供一个泄放的路径,不让其流经内部电路,对内部电路造成损坏,. ESD protect mos,和普通的,mos,管画法不一样,一般,Foundry,厂有专门的,ESD rule,来供,IC,设计人员作参考，但是有时候,IC,设计人员会根据自己的经验对,ESD,器件作修改。,ESD,ESD（Electro-Static Dischar,比较常见的几种,ESD,保护结构,ESD,比较常见的几种ESD保护结构ESD,比较常见的几种,CMOS,类型的,ESD,保护结构,ESD,比较常见的几种CMOS类型的ESD保护结构ESD,由于时间限制我们在这里只对,MOS,类型的,ESD,保护结构及其版图设计方法做简单介绍。,为提升,CMOS IC,的,ESD,防护能力，在输入,/,输出,PAD,的,ESD,保护元件尺寸都会比较大，以期利用大尺寸的元件设计来提升,ESD,防护能力。,这些大尺寸的元件在布局上经常画成手指状（,finger-type,），比如一个,nmos,元件其,W/L=1000/0.6,，我们在设计时就可以做成,10,根,100/0.6,的,nmos,并联。这样可以有效提升,ESD,的反应速度，提高,ESD,防护的可靠性。,ESD,由于时间限制我们在这里只对MOS类型的ESD,一般来讲,ESD,部分的,CMOS,会按照特殊的,Design rule,来设计成非对称的,MOS,结构。我们前面所用到的,MOS,大多是对称的（,Source/Drain,结构相同，可以互换），但是非对称,MOS,（,Source/Drain,结构不同，不可以互换）在高压电路部分使用非常广泛。非对称,MOS,的,Source/Drain,结构甚至是所用到的层次也不同。,ESD,部分所用到的,MOS,大多遵从以几个特点：,1,、尺寸较大，,Width,非常大，,Length,一般不会采用最,小尺寸。,MOS,会拆分做成手指状。,2,、,Drain,端,DIFF Cont,距离,Gate,较大（一般为最小尺,寸的几倍，一般会用到特殊层次（,SAB,、,RPO,）,ESD,注意事项,一般来讲ESD部分的CMOS会按照特殊的De,3,、,ESD MOS,会用到完整的,RING,，绝大部分会用两圈,RING,（,P/N,），,P/N ESD MOS,会单独圈两 圈,RING,，,MOS,之间会留有几十微米的距离。防,止,LATCH-UP,效应产生。,4,、,ESD MOS,所连接的,POWER/GROUND,跑线,Width,会很宽并且一直连接到,POWER/GROUND PAD,。,5,、一般,ESD MOS,的,DRAIN,端接,PAD,，,GATE,端,SOURCE,端短接到,POWER,或,GROUND,。,6,、,一般,I,/,O,CIRCUIT,是和內部,线路是分开的,要合理安排,P,/,N,的位置,作到,N,-,P,-,P,-,N,-,N,-,P,-,P,-,N,這樣的排 列,，这样也是防止,LATCH-UP,的有效手段。,ESD,注意事项,3、ESD MOS会用到完整的RING，,7,、一般,ESD,部分的,METAL,跑线,WIDTH,和,SPACE,要适当加大，连接部分的,VIA,最少要两颗。,8,、,ESD,部分的,MOS,的,SOURCE,和,DRAIN,上的,CONT,和,VIA,要尽量多，而且分部要均匀。,9,、,ESD,部分的,MOS,的,DIFF,和,MEATL,包,CONT,和,VIA,要适当加大。,10,、,ESD,部分的电压往往较高,所以,MOS,的,DIFF MEATL,如果要拐角，版图要处理成斜角，防止,发生尖端放电。,ESD,注意事项,7、一般ESD部分的METAL跑线WIDT,ESD,ESD,I/O ESD,部分常见的,Multi-fingers,结构：加快,MOS,的反应速度，提高,ESD,效率。,ESD,I/O ESD部分常见的Multi-fingers结构：加快,在,MOS,的,Drain,端（有时也会在,source,端）加,RPO,（阻隔金属矽化层，与,SAB,层类似），增加,Drain,端的串联寄生电阻（,ballast Resistance,），以提高,MOS,的,ESD,保护能力。,ESD,在MOS的Drain端（有时也会在source端）加RPO（,ESD,ESD,ESD,ESD,0.5UM ESD RULES,ESD RULE,0.5UM ESD RULESESD RULE,0.5UM ESD RULES,ESD RULE,0.5UM ESD RULESESD RULE,模拟版图中的典型器件-青软课件,