单片机ppt课件2系统结构

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,通知,下周星期三（16日）课与实验课调换。停课一次。,通知下周星期三（16日）课与实验课调换。停课一次。,1,第二章MCS51单片机系统结构,外部引脚,内部结构,专用寄存器,内部时钟、振荡器,并行I/O口结构、总线,断电保护、加密和解密,第二章MCS51单片机系统结构外部引脚,2,2.2 单片机的引线,80C51,P1.0-P1.7,P3.0-P3.7,P0.0-P0.7,P2.0-P2.7,1,20,21,40,Vpp/EA,ALE/PROG,PSEN,XTAL2,XTAL1,VCC,VSS,2.2 单片机的引线80C51P1.0-P1.7P3.0-,3,P1,P3,P2,P0,复位,晶振输入,控制端,MCS-51单片机芯片引脚图,P1P3P2P0复位晶振输入控制端MCS-51单片机芯片引脚,4,单片机外部引脚及I/O功能,Vcc:电源正极 Vss:电源地,XTAL1、XTAL2:外接晶振、振荡器,EA/Vpp:EA-内部或外部程序存储器选择 Vpp-编程电压,ALE/PROG:ALE-允许地址锁存信号输出。PROG-编程脉冲,PSEN :外部程序存储器选通信号,RET：复位信号端,单片机外部引脚及I/O功能Vcc:电源正极,5,单片机外部引脚及I/O功能,P0口-(32-39)低位地址(A7-A0)/数据复用口,P1口-(1-8)I/O口,P2口-(21-28)高位地址(A15-A8),P3口-(10-17)多功能口,单片机外部引脚及I/O功能P0口-(32-39),6,P3口,引脚及I/O功能,P3口-(10-17)多功能口,串口:P3.0-RXD P3.1-TXD,中断:P3.2-INT0 P3.3-INT1,定时:P3.4-T0 P3.5-T1,读写:P3.6-WR P3.7-RD,P3口引脚及I/O功能P3口-(10-17)多,7,单片机的组成,时钟OSC,程序存储器,ROM,数据存储器,RAM,CPU,各种I/O,定时/计数器,CTC,单片机的组成时钟OSC程序存储器数据存储器C,8,第二章 单片机的系统结构,2.1单片机的系统结构,RAM,P0,P1,ROM,P2,P3,PC指针,加法器,DPTR,缓冲器,ROM地址,ACC,SP,ALU,TMP2,TMP1,PSW,B,定时与控制,PSEN,ALE,EA,RST,振荡器,中断,串口,定时,PCON.SCON.TMCD.TCON.TH0.TH1.TL0.TL1.TH2.TL2.IE.IP.SBUF.,VCC,VSS,第二章 单片机的系统结构RAMP0P1 ROMP2P3PC,9,专用寄存器,累加器（A）,寄存器（B）,程序状态字（PSW）,堆栈及堆栈指针（SP）07H,数据指针（DPTR）16位,专用寄存器累加器（A）,10,专用状态寄存器PSW,CY AC F0 RS0 RS1 OV -P,CY:高位进位标志,AC:辅助位进位标志,RS0、RS1：工作寄存器组,F0:用户标志位,OV:溢出标志位,P:奇偶标志位,-：保留位,专用状态寄存器PSW CY AC F0,11,RS0、RS1：工作寄存器组,RS1 RS0,寄存器组 RAM位置,0 0,0,00H07H,0 1,1,08H-0FH,1 0,2,10H-17H,1 1,3,18H-1FH,1FH,00H,7FH,内部RAM,RS0、RS1：工作寄存器组RS1 RS0 寄存器组,12,SP堆栈及堆栈指针,在MCS51的内部RAM定义一个区域作为堆栈,该区域通过软件确定,堆栈的区域和深度可根据需要来自行决定,RAM,SP=07H,上下调整,7FH,00H,SP堆栈及堆栈指针在MCS51的内部RAM定义一个区域作为,13,数据指针DPTR,DPTR数据指针，16位寄存器由两个8位的寄存器：DPH、DPL组成。,作为访问外部数据存储器的地址寄存器，可以访问64K存储器空间。,常用于调用、转移、访问外部数据存储器查表等指令中。,数据指针DPTRDPTR数据指针，16位寄存器由两个8位的寄,14,单片机的时钟 时钟电路 时序 2.3 单片机的时钟频率 1.2、4、6、8、12、24、33、40MHZ,XTAL2,XTAL1,8051,80C51,XTAL2,XTAL1,8C51,外时钟电路驱动,30,XTAL1,XTAL2,内部时钟电路与外部元件组成振荡器,单片机的时钟 时钟电路 时序 2.3,15,指令周期,机器周期,机器周期,P1,时序及有关概念,0）振荡（分频）周期P1、P2,（8051有12个振荡周期）,1）时钟周期S:1MHZ时钟频率=1us,（8051有6个时钟周期）,4MHZ时钟频率=0.25us2）机器周期：完成一个基本操作的时间 3）指令周期：由若干机器周期组成,S,P2,指令周期机器周期机器周期 P1时序及有关概念0）振荡（分,16,4）8051定义一个分频周期为一拍（P）两个分频周期为一个状态（S）（时钟周期）,5）8051定义：一个机器周期由包含12个分频周期的6个状态（s）组成。,12MHZ时钟频率/12=1us,6）改变机器周期中的分频个数或时钟个数可以调整指令执行的时间,时序及有关概念,4）8051定义一个分频周期为一拍（P）两个分频周期为一个状,17,S2,S3,S4,S5,S6,S1,1 2 3 4 5 6 7 8 9 10 11 12 1 2 3 4,OSC,ALE,INC A 单字节单周期,ADD A,DATA 双字节单周期,INC DPTR 单字节双周期,MOVX A,Ri 单字节双周期,S1 S2 S3 S4 S5 S6,S1 S2 S3 S4 S5 S6 S1 S2,S1 S2 S3 S4 S5 S6 S1 S2,一个机器周期,无ALE,S2S3 S4S5S6S11 2 3 4,18,助记符,机器码,字节数,机器周期,INCA04H11,ADDA,#data25H21,INCDPTR77H12,MOVXA,DPTRE0H12,立即数,助记符,19,第二讲,MCS51,并行口结构、总线、非总线结构,P0口-数据/地址总线,P1口-I/O口,P2口-高位地址线或I/O口,P3口-多功能口,上述I/O口由于功能不同在结构上有所区别,第二讲MCS51并行口结构、总线、非总线结构P0口-,20,低位地址/数据,P0口,幷行口的结构,D,Q,CL,Q,VCC,读引脚,读锁存储器,P0.X,MUX,控制,1 驱动8个LSTTL,2 低位地址/数据总线复用方式（常用方式）,&,21,地址/数据,P0口做为总线时(地址/数据),输出时：,VCC,P0.X,MUX,控制=1,1控制端=1，上拉管与门开锁,2 低,位地址/数据端，控制,上拉管和,下拉管的输出,&,地址/数据P0口做为总线时(地址/数据)VCCP0,22,低位地址/数据,D,Q,CL,Q,VCC,读引脚,读锁存储器,P0.X,MUX,控制,&,P0口做为总线输入时：访问外部存储器,1 P0口自动置0FFH,Q=0下拉管截止，控制端=0上拉管也截止。输出端为高阻态输入,2 真的双向口,23,总线方式：(数据/地址),*输出信号（,数据/地址）,通过与门驱动上拉FET管,又通过反相器驱动下拉FET管。,*输入信号：访问外部存储器时，输出管截止输入端呈高阻态。,*真双向口,*作为总线方式,（数据/地址）,使用后，就不能再作为通用I/O口使用。,总线方式：(数据/地址),24,P0口用作I/O口时的结构,D,Q,CL,Q,VCC,P0.X,MUX,控制=0,外上拉电阻,R,1上拉管截止，输出极是漏极开路，需接上拉电阻,2输出端随 Q 变化,3 输入时需要置锁存器=1 及输出端为高电平,4准双向口,读引脚,&,P0,25,当I/O方式时：控制=0,*上拉管截止需要外接上拉电阻,*Q=0 下拉管截止,由于有上拉电阻 输出端高电平而不是高阻态,*Q=1 下拉管导通,输出端低电平,*当输入时需要将输出端置为高电平才能正确输入数据,*准双向,当I/O方式时：控制=0,26,幷行口的结构 P1口,D,Q,CL,Q,VCC,读引脚,读锁存储器,P1.X,R,上拉电阻,（内部）,1驱动4个LSTTL,2准双向并行口 （8052 T2口：P1.0,P1.1),幷行口的结构 P1口DQCLQVCC读引脚读锁存,27,高位地址,A15A8,幷行口的结构 P2口,D,Q,CL,Q,VCC,读引脚,读锁存储器,P2.X,控制,R 上拉电阻,（内部）,1 驱动4个LSTTL，高位地址(A15A8),作为高位地址后，就不能再用于I/O口,MUX,高位地址幷行口的结构 P2口DQCLQVCC读引脚读,28,幷行口的结构 P3口,D,Q,CL,Q,VCC,读引脚,读锁存储器,P3.X,变异功能输出,变异功能输入,1,驱动4个LSTTL,2 可分别置位多功能口或I/O口,R 上拉电阻,（内部）,1,幷行口的结构 P3口DQCLQVCC读引脚读锁存储器,29,幷行口的结构,D,Q,CL,Q,VCC,读引脚,读锁存储器,P1.X,R 上拉电阻,VCC,三极管特性,读锁存器内容 与 读引脚结果不同,引脚电平可能与锁存器Q状态不一样,0。7V,幷行口的结构DQCLQVCC读引脚读锁存储器P1.XR,30,读锁存器内容-修改-写操作,读锁存器内容-修改-写回锁存器,如:ANL P1,A ;逻辑与指令,ORL P2,A ;逻辑或指令,XRL P3,A ;逻辑异或指令,CPL P3.0 ;,位取反指令,INC P2 ;增量指令,DEC P2 ;增量指令,DJNZ P3,LOOP ;循环判跳指令,读锁存器内容-修改-写操作,31,I/O口引脚,耗尽型（电阻）,增强型,30ma,延迟2个振荡周期,1 0 1,0 1 0,VCC,Q,并行口,写操作,:加快引脚跳变过程在S1P1、S1P2的2个周期内加入一个上拉电阻,A,+,I/O口引脚耗尽型（电阻）增强型30ma延迟2个振荡周期VC,32,三总线结构（数据 地址 控制）,A,B,C,RAM,/ROM,P1,P3,A0-A7,D0-D7,P2,P0,A8-A15,80C51,74LS373,ALE,A:地址线 B:数据线 C:命令线,G,三总线结构（数据 地址 控制）ABCRAM P1P3A0,33,2.数据/地址总线分离电路连接,A0,A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,A12,A13,A14,A15,D0,D1,D2,D3,D4,D5,D6,D7,8051,74LS373,2.数据/地址总线分离电路连接A0A1A2A3A4A5A6,34,总线结构（数据 地址 控制）与扩展,A,B,C,A0-A2,D0-D7,P0,80C51,74LS373,IN0,IN7,A/D0809,P1,P3,译码器,74LS138,VREF,INT0,EOC,IN0,IN7,总线结构（数据 地址 控制）与扩展ABCA0-A2D0-,35,总线结构（数据 地址 控制）,与扩展,D0-D7,P0,80C51,A/DC0832,P1,P3,译码器,74LS138,WR,WR,CS,VREF,总线结构（数据 地址 控制）与扩展D0-D7P080C5,36,非总,线结构（数据 地址 控制）与扩展,AT89c2051、AT89C1051,120,219,318,417,516,615,714,813,912,1011,RET,RXD/P3.0,TXD/P3.1,XTAL2,XTAL1,INT/P3.2,INT/P3.3,T0/P3.4,T1/P3.5,GND,VCC,P1.7,P1.6,P1.5,P1.4,P1.3,P1.2,P1.1/AIN1,P1.0/AIN0,P3.7,内部有上拉电阻,比较器,P3口为双向多功能口，,内部有上拉电阻。,1)内部有2k的程序存储器，地址范围在000H-7FFH,2)不可外扩数据/程序存储器，没有MOVX