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,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,流程工业拟实优化调度软件,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,微机原理与接口技术,渤海大学 尹作友,11/15/2024,1,微机原理与接口技术渤海大学 尹作友10/10/202,第二章 8086系统结构,8086CPU内部结构,8086CPU引脚及功能,8086CPU存储器组织,8086CPU系统配置,8086CPU时序,11/15/2024,2,第二章 8086系统结构 8086CPU内部结构10/10,8086最小模式系统框图,时钟,发生器,RES,Vcc,CLK,READY,RESET,RD,WR,M/IO,ALE,8086CPU,A,19,A,16,AD,15,AD,0,DEN,DT/R,MN/MX,Vcc,STB,8282/8283,OE,8286/8287,T,地址/数据,地址,存储器,DATA,I/O芯片,DATA,BHE,OE,BHE,20位,16位,地址总线,数据总线,复 习,11/15/2024,3,8086最小模式系统框图时钟RESVccCLKREADYRE,8086最大模式系统框图,OE,时钟,发生器,RES,Vcc,CLK,READY,RESET,8086CPU,A,19,A,16,AD,15,AD,0,MN/MX,STB,8282/8283,OE,8286/8287,T,地址/数据,地址,存储器,DATA,I/O芯片,DATA,BHE,S0,S1,S2,地址总线,数据总线,S1,CLK,S0,S2,DEN,DT/R,ALE,IORC,IOWC,MWTC,MRDC,INTA,AEN,CLK,S2,S1,S0,AEN,8289,8288,多主控者系统总线,复 习,11/15/2024,4,8086最大模式系统框图OE时钟RESVccCLKREADY,有关概念介绍,主频，外频，倍频系数,T状态,总线周期,指令周期,时序,时序图,有关概念介绍,主要内容,11/15/2024,5,有关概念介绍主频，外频，倍频系数有关概念介绍 主要内容,一、主频，外频，倍频系数,CPU是在时钟信号的控制下工作,时钟信号,是一个按一定电压幅度，一定时间间隔发出的脉冲信号,CPU所有的操作都以时钟信号为基准;,CPU 按严格的时间标准发出地址，控制信号;存储器、接口也按严格的时间标准送出或接受数据。这个,时间标准就是由时钟信号确定,。,CLK,有关概念介绍,主频，外频，倍频,11/15/2024,6,一、主频，外频，倍频系数CPU是在时钟信号的控制下工作时钟信,CPU的,主频,或,内频,指CPU的,内部工作频率,。,主频是表示CPU工作速度的重要指标，,在 CPU其它性能指标相同时,主频越高,CPU,的速度越快,CPU,的,外频,或,系统频率,指CPU的,外部总线频率,。,倍频系数,指CPU主频和外频的相对比例系数。,8088/8086/80286/80386的主频和外频值相同;,有关概念介绍,主频，外频，倍频,有关概念介绍,主频，外频，倍频,11/15/2024,7,CPU的主频或内频指CPU的内部工作频率。有关概念介绍,从80486DX2,开始，CPU的主频和外频不再相同，将外频按一定的比例倍频后得到CPU的主频，即：,CPU主频=外频 倍频系数,PC,机各子系统时钟(存储系统，显示系统，总线等)是由,系统频率,按照一定的比例分频得到。,有关概念介绍,主频，外频，倍频,有关概念介绍,主频，外频，倍频,11/15/2024,8,从80486DX2开始，CPU的主频和外频不再相同，将外频按,550MHz,IDE2,Pentium III,北桥,440BX,AGP,南桥,PIIX4E,CMOS&RTC,USB,超级I/O,IDE1,COM1,COM2,LPT1,550MHz,L1,Cache,L2,Cache,处理机总线 100MHz,100MHz,PCI 总线 33MHz,PCI,插槽,ISA,插槽,硬件实验箱,ISA总线 8MHz,内存条,ROM BIOS,显,示,器,硬盘,光驱,软驱,键盘鼠标,打印机,MODEM,66MHz,显卡,内频,外频,倍频系数5.5,11/15/2024,9,550MHzIDE2Pentium III北桥AGP南桥CM,外频性能指标,8088CPU,频率f：,1秒内的脉冲个数 4.77MHz,周期 T,=1/f 210ns,占空比：,高电平在一个周期中的比例 1:3,CLK,T,有关概念介绍,主频，外频，倍频,有关概念介绍,主频，外频，倍频,11/15/2024,10,外频性能指标 8,相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称,T状态,（,T周期,）。,二、T状态,每个T状态包括：,下降沿,、低电平、,上升沿,、高电平,CLK,T,有关概念介绍,T状态,11/15/2024,11,相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称 T状态（,CPU通过总线完成与存储器、I/O端口之间的操作，这些操作统称为,总线操作,。,三、总线周期,数据总线 DB,控制总线 CB,地址总线 AB,存,储,器,I/O,接,口,输,入,设,备,I/O,接,口,输,出,设,备,CPU,有关概念介绍,总线周期,11/15/2024,12,CPU通过总线完成与存储器、I/O端口之间的操作，这些操作统,执行一个,总线操作,所需要的时间称为,总线周期,。,有关概念介绍,总线周期,11/15/2024,13,执行一个总线操作所需要的时间称为总线周期。有关概念介绍,一个基本的,总线周期,通常包含 4 个T状态，,按时间的先后顺序分别称为T1、T2、T3、T4,总线周期,T,1,T,2,T,3,T,4,CLK,有关概念介绍,总线周期,11/15/2024,14,一个基本的总线周期通常包含 4 个T状态，总线周期T1T2,执行一条指令所需要的时间称为,指令周期,。,执行一条指令的时间,:,取指令,、,执行指令,、,取操作数,、,存放结果,所需时间的总和。,用所需的时钟周期数表示。,四、指令周期,有关概念介绍,指令周期,11/15/2024,15,执行一条指令所需要的时间称为指令周期。四、指令周期有关概念介,例1,执行ADD BX,AX 包含:,（1)取指令存储器读周期,（2)取(DS:BX)内存单元操作数存储器读周期,（3)存放结果到(DS:BX)内存单元 存储器写周期,执行指令的过程中，,需从存储器或I/O端口读取或存放数据，故一个指令周期通常包含若干个总线周期。,有关概念介绍,指令周期,为实现某个操作，芯片上的引脚信号在,时钟信号的统一控制下，按一定的时间顺序发出有效信号,，这个时间顺序就是时序。,五、时序,11/15/2024,16,例1 执行ADD BX,AX 包含:执行指令的,描述某一操作过程中，芯片/总线上有关引脚信号随时间发生变化的关系图，即时序图。,六、时序图,时间,有,关,引,脚,信,号,T,1,T,2,T,3,T,4,A,19,A,0,D,7,D,0,ALE,CLK,MEMR,例 IBM PC/XT 总线上存储器读周期时序,有关概念介绍,时序图,11/15/2024,17,描述某一操作过程中，芯片/总线上有关引脚信号随时间发,时序图以时钟脉冲信号作为,横坐标轴,，表示时间顺序；,纵轴,上是有关操作的引脚信号随时间发生变化的情况,时序图中左边,出现的事件发生在右边之前。,时间,有,关,引,脚,信,号,T,1,T,2,T,3,T,4,A,19,A,0,D,7,D,0,ALE,CLK,MEMR,例 IBM PC/XT 总线上存储器读周期时序,有关概念介绍,时序图,11/15/2024,18,时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；时间有T1,学习时序的目的:,加深对指令执行过程及计算机工作原理的了解。,设计接口时，需考虑各引脚信号在时序上的配合。,有关概念介绍,时序图,11/15/2024,19,学习时序的目的:有关概念介绍 时序图 10/10/202,2-5 8086CPU时序,概述,系统的复位和启动,最小模式下的总线操作,最小模式下的总线保持,主 要 内 容,第二章 8086系统结构,8086CPU时序,11/15/2024,20,2-5 8086CPU时序概述主 要 内 容第二章,概述,概述,概念：,计算机工作过程,：在时钟脉冲CLK统一控制下的指令执行过程。,8086的时钟频率为5MHz，时钟周期或T状态为200s。,指令周期,（Instruction Cycle）：,执行一条指令所需的时间称为指令周期。不同指令的指令周期的长短是不同的,一个指令周期由几个总线周期组成,。,第二章 8086系统结构,8086CPU时序,11/15/2024,21,概述概述概念：计算机工作过程：在时钟脉冲CLK统一控制下,注意：,在80868088CPU中，每个,总线周期,至少包含,4,个时钟周期(T1T4)，一般情况下，在总线周期的,T1,状态传送地址，,T2T4,状态传送数据。,第二章 8086系统结构,8086CPU时序,概述,总线周期,（Bus Cycle）：,BIU完成一次访问存储器或I/O端口操作所需要的时间，称作一个总线周期。,一个总线周期由几个T状态组成,。,时钟周期,(Clock Cycle)：CPU的时钟频率的倒数，也称T状态。,11/15/2024,22,注意：在80868088CPU中，每个总线周期至少包含4个,系统的复位与启动,复位信号,：通过,RESET,引脚上的触发信号来引起8086系统复位和启动，RESET至少维持,4个时钟周期,的高电平。,复位操作：,当RESET信导变成高电平时，80868088CPU结束现行操作，各个内部寄存器复位成初值。,标志寄存器,清零,指令寄存器,0000H,CS寄存器,FFFFH,DS寄存器,0000H,SS寄存器,0000H,ES寄存器,0000H,指令队列,变空,其它寄存器,0000H,第二章 8086系统结构,8086CPU时序,系统的复位与启动,11/15/2024,23,系统的复位与启动复位信号：通过RESET引脚上的触发信号来引,复位后程序执行：,代码段寄存器CS=FFFFH，指令指针IP=0，,从内存的FFFF0H处开始执行指令,。在FFFF0处存放了一条无条件转移指令，转移到系统引导程序的入口处，这样系统启动后就自动进入系统程序。,可屏蔽中断被屏蔽：,标志寄存器被,清0,，程序中要用指令STI来设置中断允许标志。,第二章 8086系统结构,8086CPU时序,系统的复位与启动,11/15/2024,24,复位后程序执行：代码段寄存器CS=FFFFH，指令指针IP=,CLK,RESET,复位,内部,RESET,三态门,输出信号,浮空,不作用状态,第二章 8086系统结构,8086CPU时序,系统的复位与启动,11/15/2024,25,CLKRESET内部RESET三态门浮空不作用状态第二章,系统的复位与启动(,动画演示,),第二章 8086系统结构,8086CPU时序,11/15/2024,26,系统的复位与启动(动画演示)第二章 8086系统结构,最小模式下的总线操作,(1)读总线周期（动画）,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,11/15/2024,27,最小模式下的总线操作(1)读总线周期（动画）第二章 808,读总线周期,一个最基本的读总线周期包含4个T状态，即,T,1,、T,2,、T,3,、T,4,，在存储器和外设速度较慢时，在T,3,后可插入1个或几个等待状态T,w,。,第二章 8086系统结构,8086CPU时序,最小模式下的总线操作,11/15/2024,28,读总线周期一个最基本的读总线周期包含4个T状态，即T1、T2,T,1,状态：,M/IO信号在T1状态有效，指出CPU是从内存还是从I/O端口读取数据。M/IO信号的有效电平一直保持到总线周期结束的
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