(微机原理)第五章-存储器系统课件

,单击此处编辑母版文本样式,*,单击此处编辑母版标题样式,*,/32,通信与信息工程学院,无线通信与嵌入式系统实验室,阎 波,E-mail:,TELE：028-61831107,单击此处编辑母版文本样式,单击此处编辑母版标题样式,单击此处编辑母版文本样式,单击此处编辑母版标题样式,*,单击此处编辑母版文本样式,单击此处编辑母版标题样式,*,(微机原理)第五章 存储器系统,(微机原理)第五章 存储器系统,1,不同的存储原理,双极型：,MOS,型,掩膜,ROM,一次性可编程,PROM,紫外线可擦除,EPROM,电可擦除,E2PROM,快闪存储器,FLASH,易失性 存储器,非易失性存储器,静态,SRAM,动态,DRAM,存取速度快，但集成度低，一般用于大型计算机或高速微机的,Cache,；,速度较快，集成度较低，一般用于对速度要求高、而容量不大的场合（,Cache,）,集成度较高但存取速度较低，一般用于需较大容量的场合（主存）。,半导体存储器,磁介质存储器 磁带,、,软磁盘、硬磁盘,光介质存储器 只读型、一次写入型、多次写入型,2024/11/14,2,/54,不同的存储原理双极型：MOS型掩膜ROM 易,2,不同的读写策略,数据访问方式,并行存储器,(Parallel Memory),串行存储器,(Serial Memory),数据存取顺序,随机存取,（直接存取）,可按地址随机访问；,访问时间与地址无关；,顺序存取,(,先进先出,),FIFO,、队列,(queue),堆栈存储,先进后出,(FILO)/,后进先出,(LIFO),；,向下生成和向上生成；,实栈顶,(,堆栈指针,SP),；,2024/11/14,3,/54,不同的读写策略数据访问方式2023/10/53/54,3,堆栈的生成方式,2024/11/14,4,/54,堆栈的生成方式2023/10/54/54,4,静态RAM芯片的引脚特性,从三总线的角度看：,1.,地址线数目,A,、数据线数目,D,与芯片容量（,MN,）直接相关：,2,A,=M,D=N,2.,控制信号应包括：片选信号和读,/,写信号,所以，,6264,容量：,2,13,8,8K8,可见,6264,为,RAM,芯片,7,5,/42,2024/11/14,5,/54,静态RAM芯片的引脚特性从三总线的角度看：1.地址线数目,5,产品出厂时存的全是,1,，用户可一次性写入，即把某些,1,改为,0,。但只能,一次编程,。,存储单元多采用,熔丝,低熔点金属或多晶硅。写入时设法在熔丝上通入较大的电流将熔丝烧断。,编程时,V,CC,和字线电压提高,可编程只读存储器,PROM,2024/11/14,6,/54,产品出厂时存的全是1，用户可一次性写入，即把某些1改为,紫外线可擦除,ROM(UVEPROM),擦除：用紫外线或,X,射线擦除。需,2030,分钟。,缺点：需要两个,MOS,管；编程电压偏高；,P,沟道管的开关速度低。,浮栅上电荷可长期保存在,125,环境温度下，,70%,的电荷能保存,10,年以上。,2024/11/14,7,/54,紫外线可擦除ROM(UVEPROM)擦除：用紫外线或X,7,写入（写,0,）,擦除（写,1,）,读出,特点：擦除和写入均利用隧道效应。,浮栅与漏区间的氧化物层极薄（,20,纳米以下），称为隧道区。当隧道区电场大于,107V/cm,时隧道区双向导通。,电可擦除的,ROM(EEPROM),2024/11/14,8,/54,写入（写0）擦除（写1）读出 特点：擦除和写入均利,8,快闪存储器,(Flash Memory),（,1,）写入利用雪崩注入法。源极接地；漏极接,6V,；控制栅,12V,脉冲，宽,10,s,。,（,2,）擦除用隧道效应。控制栅接地；源极接,12V,脉冲，宽为,100ms,。因为片内所有叠栅管的源极都连在一起，所以一个脉冲就可擦除全部单元。,（,3,）读出：源极接地，字线为,5V,逻辑高电平。,2024/11/14,9,/54,快闪存储器(Flash Memory)（1）写入利用雪,半导体存储芯片的主要技术指标,存储容量,存取速度,功耗,可靠性,工作电源电压、工作温度范围、可编程存储器的编程次数,、成本,注意存储器的容量以,字节（,B,）,为单位，而存储芯片的容量以,位（,b,）,为单位。,即存取时间，以,ns,为单位，也可用存取时间,Ta,、存取周期,Tm,和存储器带宽,Bm,等表示。,可用,平均故障间隔时间,来衡量,以,mW/,芯片,或,W/,单元,为单位,2024/11/14,10,/54,半导体存储芯片的主要技术指标存储容量注意存储器的容量以字节,10,存储容量单位,1 kilobyte,KB,=1000(10,3,)Byte,1 megabyte,M,B=1 000 000(10,6,)Byte,1 gigabyte,G,B=1 000 000 000(10,9,)Byte,1 terabyte,T,B=1 000 000 000 000(10,12,)Byte,2,3.32,=10,2,10,2,20,2,30,2024/11/14,11,/54,存储容量单位23.32=102102202302023/,11,现代计算机的四级存储结构：,寄存器,Cache,主存 辅存,CPU,内部高速电子线路,(,如触发器,),一级：在,CPU,内部,二级：在,CPU,外部,一般为静态随机存储器,SRAM,。,一般为半导体存储器，也称为短期存储器；解决读写,速度,问题；,包括磁盘（中期存储器）、磁带、光盘（长期存储）等；,解决存储,容量,问题；,其中：,cache-,主存结构解决,高速度与低成本,的矛盾；,主存,-,辅存结构利用虚拟存储器解决,大容量与低成本,的矛盾；,2024/11/14,12,/54,现代计算机的四级存储结构：CPU内部高速电子线路(如触发器),12,现代计算机中的多级存储器体系结构,现代计算机中的多级存储器体系结构,13,(微机原理)第五章-存储器系统课件,寄存器组,特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。,组成：一组彼此独立的,Reg,，或小规模半导体存储器。,RISC,：设置较多,Reg,，并依靠编译器来使其使用最大化。,Cache,高速小容量,(,几十千到几兆字节,),；,借助硬件管理对程序员透明；,命中率与失效率,；,主（内）存,编址方式：字节编址,信息存放方式：大,/,小端系统,、,对齐方式,辅（外）存,信息以文件,(file),的形式存放，按块为单位进行存取。,虚拟存储技术,2024/11/14,15,/54,寄存器组2023/10/515/54,15,cache,的,功效,设,cache,的存取时间为,tc,，命中率为,h,，主存的存取时间为,tm,，则平均存取时间,：,ta=tc h+(tc+tm)(1-h),【例,5.1,】某微机存储器系统由一级,cache,和主存组成。已知主存的存取时间为,80 ns,，,cache,的存取时间为,6 ns,，,cache,的命中率为,85%,，试求该存储系统的平均存取时间。,ta=,6 ns85%+(6+80)ns(1-85%)=5.1+12.9=18 ns,cache,命中率与,其,大小、替换算法、程序特性等因素有关。,cache,未命中时,CPU,还需要访问主存，反而延长了存取时间。,2024/11/14,16,/54,cache的功效设cache 的存取时间为tc，命中率为h，,16,存储芯片的选择,确定类型,根据不同应用场合的特点确定采用何种类型的芯片，如考虑选用,SRAM,还是,DRAM,，是否需要,E,2,PROM,、,FLASH,等等；,确定具体型号及数量,根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量,思考：若要求扩展,64K,容量的内存，以下几种选择哪种最优？,64K*1,的芯片数量,N,(64K*8)/(64K*1),1*8,片,;,8K*8,的芯片数量,N,(64K*8)/(8K*8),8*1,片；,16K*4,的芯片数量,N,(64K*8)/(16K*4),4*2,片；,显然，芯片的,种类和数量,应越少越好；在芯片数量相同的情况下应考虑总线的负载能力和系统连接的复杂性。,从总线负载和系统连接来看，第一种选择较好。,17,/42,2024/11/14,17,/54,存储芯片的选择 确定类型思考：若要求扩展64K容量的内存，,17,内（主）存储器的基本结构,存储芯片,存储模块,存储体,进行,位扩展,以实现按字节编址的结构,进行,字扩展,以满足总容量的要求,存储体、地址译码、数据缓冲和读写控制,位扩展,：因每个字的位数不够而扩展数据输出线的数目；,字扩展,：,因总的字数不够而扩展地址输入线的数目，所以也称,为地址扩展；,并行存储器、多端口存储器、相联存储器等,2024/11/14,18,/54,内（主）存储器的基本结构存储芯片存储模块存储体 进行,18,存储芯片的位扩展,64K*1,I/O,64K*1,I/O,64K*1,I/O,64K*1,I/O,64K*1,I/O,64K*1,I/O,64K*1,I/O,64K*1,I/O,A,0,A,15,R/W,CS,D,0,D,7,等效为,64K*8,A,0,A,15,D,0,D,7,R/W,CS,用,64K1bit,的芯片扩展实现,64KB,存储器,进行位扩展时，模块中所有芯片的,地址线和控制线互连,形成整个模块的地址线和控制线，而各芯片的,数据线并列（位线扩展）,形成整个模块的数据线（,8bit,宽度）。,19,/42,2024/11/14,19,/54,存储芯片的位扩展A0 A15R/WCSD,19,存储芯片的字扩展,用,8K8bit,的芯片扩展实现,64KB,存储器,64K*8,A,0,A,15,D,0,D,7,R/W,CS,等效为,A,0,A,12,R/W,D,0,D,7,64K*1,D,07,64K*1,D,07,64K*1,D,07,64K*1,D,07,64K*1,D,07,64K*1,D,07,64K*1,D,07,CS1 ,8K*8,D,07,CS,3-8,译,码,器,Y,0,Y,1,Y,7,A,13,A,14,A,15,进行字扩展时，模块中所有芯片的,地址线、控制线和数据线互连,形成整个模块的低位地址线、控制线和数据线,，,CPU,的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线,片选线,。,2024/11/14,20,/54,存储芯片的字扩展用8K8bit的芯片扩展实现64KB存储器,20,存储芯片的字、位同时扩展,用,16K4bit,的芯片扩展实现,64KB,存储器,16K*4,16K*4,A,0,A,13,R/W,D,0,D,3,D,4,D,7,2,4,译码器,A,15,A,14,CS,64K*8,A,0,A,15,D,0,D,7,R/W,CS,等效为,16K*4,16K*4,16K*4,16K*4,16K*4,16K*4,首先对芯片,分组进行位扩展,，以实现按字节编址；,其次设计个芯片组的,片选进行字扩展,，以满足容量要求；,2024/11/14,21,/54,存储芯片的字、位同时扩展用16K4bit的芯片扩展实现64,21,两级物理地址译码方案,读,/,写控制信号、数据宽度指示信号、传送方式指示信号，等,2024/11/14,22,/54,两级物理地址译码方案读/写控制信号、数据宽度指示信号、传送方,22,假设某系统地址总线宽度为,20 bit,，现需要将,0C0000H 0CFFFFH,地址范围划分为,8,个同样大小的地址空间，提供给总线上的,8,个模块，试设计相应的译码电路。,模块,A,19,A,16,A,15,A,14,A,13,A,12,A,0,地址空间,(,范围,),1100,0,0,0,11111111111110000000000000,0C1FFFH0C0000H,1100,0,0,1,111111111111100000