组合逻辑电路半加器全加器及逻辑运算PPT资料

Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,11/7/2009,#,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,组合(zh)逻辑电路半加器全加器及逻辑运算,第一页，共19页。,二、实验(shyn)仪器,1、数字电路实验箱一台,2、器件(qjin),74LS00 二输入端四与非门 3片,74LS86 二输入端四异或门 1片,74LS54 四组输入与或非门 1片,第二页，共19页。,1、实验(shyn)芯片介绍,三、必须(bx)掌握的知识点,第三页，共19页。,不考虑低位进位(jnwi)，将两个1位二进制数A、B相加的器件。,四、实验(shyn)内容,逻辑(lu j)表达式,74LS86 二输入端四异或门 1片,组合逻辑(lu j)电路特点：电路当前得输出仅取决于当前的输入信号，输出信号随输入信号的变化而改变，与电路原来的状态无关，这种电路无记忆功能。,选择7400两片连接如下电路；,b、定义逻辑状态的含义，即给0，1逻辑状态赋值，确定0，1 分别代表输入、输出变量的两种不同状态；,ABC有奇数个1时S为1；,（2）全加器（Full Adder）,3、测试(csh)全加器的逻辑功能,根据不同的输入状态，记录输出结果。,将运算结果与实验结果比较。,（1）根据给定逻辑电路图,从电路的输入到输出,3、测试(csh)全加器的逻辑功能,全加器能进行加数、被加数和低位来的进位信号相加，并根据求和(qi h)结果给出该位的进位信号。,2、时序逻辑(lu j)电路。,2、什么是组合(zh)逻辑电路,数字逻辑(lu j)电路分为两大类：,1、组合逻辑(lu j)电路；,2、时序逻辑(lu j)电路。,组合逻辑(lu j)电路特点：电路当前得输出仅取决于当前的输入信号，输出信号随输入信号的变化而改变，与电路原来的状态无关，这种电路无记忆功能。这就是组合逻辑(lu j)电路在逻辑(lu j)功能上的共同特点。,三、必须(bx)掌握的知识点,第四页，共19页。,3、组合(zh)逻辑电路的分析方法,从给定组合(zh)逻辑电路图找出输出和输入之间的,逻辑关系,分析其逻辑功能。,（1）根据给定逻辑电路图,从电路的输入到输出,逐级写出输出变量对应输入变量的逻辑表达式。,（2）由写出的逻辑逻辑表达式,列出真值表。,（3）从逻辑表达式或真值表.分析出组合(zh)逻辑电路的,逻辑功能。,三、必须(bx)掌握的知识点,第五页，共19页。,4、组合逻辑电路(lu j din l)的设计方法,三、必须(bx)掌握的知识点,将文字描述的逻辑命题，转换为真值表：a、分析事件的因果关系，确定输入和输出变量。一般总是把引起事件的原因定为输入变量，把引起事件的结果定为输出变量；b、定义逻辑状态的含义，即给0，1逻辑状态赋值，确定0，1 分别代表输入、输出变量的两种不同状态；c、根据因果关系列出真值表。,由真值表写出逻辑表达式，并进行化简。化简形式(xngsh)应根据所选门电路而定；,画出逻辑电路图。,第六页，共19页。,5、半加器与全加器,三、必须(bx)掌握的知识点,两个二进制数之间的算术运算无论是加、减、乘、除，在计算机中都是化做若干步加法(jif)运算进行的。因此，加法(jif)器是构成算术运算器的基本单元。,半加器：不考虑低位来的进位加法(jif)叫半加；能完成半加功能的电路叫半加器。,全加器：考虑低位来的进位加法(jif)称为全加。能完成全加功能的电路叫全加器。,第七页，共19页。,半加器逻辑(lu j)符号,半加器,A,加数,B,被加数,C,O,进位输出,S,半加和,全加器逻辑(lu j)符号,进位输入,加数,全加和,全加器,进位输出,被加数,第八页，共19页。,（1）1位半加器（,Half Adder）,不考虑低位进位(jnwi)，将两个1位二进制数A、B相加的器件。,半加器的真值表,逻辑(lu j)表达式,1,0,0,0,C,0,1,1,1,1,0,1,0,1,0,0,0,S,B,A,半加器的真值表,B,A,B,A,S,+,=,如用与非门实现(shxin)最少要几个门?,C=,AB,逻辑图,第九页，共19页。,（,2）全加器（,Full Adder,）,1,1,1,0,1,0,0,1,1,0,0,1,0,1,0,0,全加器真值表,全加器能进行加数、被加数和低位来的进位信号相加，并根据求和(qi h)结果给出该位的进位信号。,1,1,1,0,1,1,1,0,1,0,0,1,1,1,0,0,1,0,1,0,0,0,0,0,C,S,C,B,A,第十页，共19页。,于是(ysh)可得全加器的逻辑表达式为,第十一页，共19页。,加法器的应用(yngyng),1,1,1,0,1,0,0,1,1,0,0,1,0,1,0,0,全加器真值表,1,1,1,0,1,1,1,0,1,0,0,1,1,1,0,0,1,0,1,0,0,0,0,0,C,S,C,B,A,ABC有奇数个1时S为1；,ABC有偶数(u sh)个1和全为0时,S为0。,-用全加器组成三位二进制代码,奇偶校验器,第十二页，共19页。,1、组合(zh)逻辑电路功能测试,选择7400两片连接如下电路；A、B、C接电平开关，Y1、Y2接电平显示发光管，改变A、B、C的状态填表，并写出Y1、Y2的逻辑(lu j)表达式；将运算结果与实验结果比较。,四、实验(shyn)内容,第十三页，共19页。,LED显示(xinsh),逻辑(lu j)电平,操作(cozu)说明,四、实验内容,第十四页，共19页。,2、测试(csh)用异或门和与非门组成的半加器逻辑功能,在实验箱上用异或门和与非门组成如下电路，输入接电平开关，输出端Y、Z接电平显示发光二极管；改变输入状态(zhungti)，记录输出结果。,四、实验(shyn)内容,第十五页，共19页。,3、测试(csh)全加器的逻辑功能,写出以下电路的逻辑(lu j)表达式；根据表达式列出真值表；根据真值表画逻辑(lu j)函数的卡诺图；连接电路，根据不同的输入状态，记录输出结果。,第十六页，共19页。,4、测试用异或、与或和非门(fi mn)组成的全加器,写出用异或门、与或非门、非门组成全加器的逻辑表达式；,连接电路，注意与或非门不用的输入端接地(jid)；,根据不同的输入状态，记录输出结果。,1,4,2,5,3,2,6,12,2,1,13,3,1,6,。,。,74LS86,74LS54,74LS00,注意(zh y)：74LS54,3或4或5接地，,9或10或11接地,第十七页，共19页。,五、实验报告,1、整理实验数据、图表并对实验结果,进行分析讨论。,2、总结组合逻辑电路的分析方法。,关于悬空的问题无论是TTL还是CMOS多余或暂时不用的输入端不能悬空，可按以（1）与其它输入端并联使用。（2）将不用的输入端按照(nzho)电路功能要求接电源或接地。比如将与门、与非门的多余输入端接电源，将或门、或非门的多余输入端接地。,第十八页，共19页。,下次预习(yx)内容,实验(shyn)三 触发器（一）RS，D，JK,第十九页，共19页。,