集成电路 (5)

单击此处编辑母版标题样式,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,第九章,专用集成电路设计,9.1,引言,集成电路，包括通用电路和专用电路，传统的制造方法都是人工完成版图设计后流片生产，这种方式又称为全定制电路的设计和生产。,全定制电路的设计从系统设计开始到版图设计结束，这是电子系统的全程设计。,在晶体管级和版图级后端设计中，通过对晶体管级电路和布局线的优化设计，可以使最后的设计结果速度快、占用芯片面积小、可靠性高，芯片的性能指标一般要高于在,PLD,上实现的系统。,然而，全程设计的投资大、时间长，因此只有那些市场需求量大的,IC,，,才考虑采用全定制方式设计和生产。,目前，为了提高设计的成功率，即使是全定制设计，也并非在全程设计完成后立即流片生产，而是将设计实现分成两个阶段进行。当前端设计和仿真全部结束后，首先将设计结果用,HDPLD,实现，以验证系统的实际性能。当确认设计结果已达到所要求的性能指标后，再进行后端设计，组织流片生产。,全定制电路（包括通用电路和,ASIC）,的设计，可以采用随机逻辑设计、阵列逻辑设计和标准单元设计等方式。,所谓随机逻辑是指数字逻辑设计的一种具体形式，在这种设计方式中，按具体的设计要求把一些中小规模逻辑电路布局在版图范围以内，并把它们连接起来。由于逻辑功能需要的多样性和这些逻辑电路在版图上布局的不规则性，使得电路的逻辑结构及连线呈现随机性。通常认为这种设计具有硅片利用率高，运算速度快的优点。随机逻辑设计体现设计者的个性，一个有经验的设计者，可以获得良好的设计效果。,由于随机逻辑的非规则性，各功能电路和元件的版图都需要单独设计，因此，版图设计周期长，改型困难。,9.2 门阵列和门海阵列设计,阵列逻辑是结构化逻辑设计中广泛采用的电路形式，目前广泛采用的阵列形式有,PLA,门阵列和门海阵列等。,IO,焊盘,块,单元,行,单元,布线区,门,阵,列,9.2.1 门阵列设计,门阵列是在一个芯片上把门电路排成阵列形式，门电路的构成是两对或三对共栅或不共栅的,P,型晶体管和,N,型晶体管，称为基本单元。,共栅四管单元电路及其版图,不共栅四管单元电路及版图,对于一些标准的逻辑门，如与非门、或非门、触发器等，可事先将若干个基本单元用确定的连线连接起来，构成“宏单元”，这样可以加快门阵列的设计过程。因为这时只需对“宏单元”进行布局，并在宏单元之间布线。,布线通道是门阵列芯片的重要组成部分。,门阵列设计的芯片面积利用率比较低。,9.2.2 门海阵列,门海阵列（,Sea-of-Gate，,简称为,SOG）,是为了克服门阵列芯片面积利用率低的缺点而提出的一种阵列结构。为了充分利用芯片的面积，将门阵列中的布,线通道去掉，,用基本单元占,据整个阵列分,布区。,IO,焊盘,无,专门,布线通,道的有,源区,9.2.3 门阵列和门海阵列的设计流程,利用门阵列和门海阵列设计,ASIC，,虽然在后端设计中不需要设计全套掩膜，但还是需要完成24块掩膜版的设计，因此，后端设计和后仿真工作仍需完成。一般，在用门阵列或门海阵列实,现之前，都已经用,PLD,器件作了样机试验，因此，可以利用,PLD,的设计结果，转换到门阵列或门海阵列上。,门阵列（包括门海阵列）的电路结构简单，单元规则化，设计比较容易。而且其集成密度、功耗、速度和可靠性等特性都可与全定制电路相媲美。同时，计人员并不需要了解很多版图设计知识，大大便利了用户的设计工作。,9.3 标准单元设计,标准单元法设计是一种常用的集成电路设计方法。,所谓标准单元，是指预先设计完毕并存放在单元库中的元件，这些元件在逻辑功能层次和版图层次都经过优化和标准化设计，标准单元的逻辑符号及电学特性存入逻辑库中，版图则存入版图库。,标准单元设计，就是在设计中用图形或硬件描述语言调用库元件，在布局布线阶段，这些库元件的版图也被,EDA,工具所调用，进行自动布局和布线。,单元库中的每个单元都具有3种描述方式：,单元的逻辑符号（以字母,L,为特征符），,单元的拓扑版图（以字母,O,为特征符），,单元的掩膜版 图（以字母,A,为特征符）。,反,相,器,单,元,反相器的,逻辑符号,反相,器,的拓扑,图,反相器,的,掩,膜,版图,标准单元设计的版图布置,单元库一般包括,有下列元件：,小规模逻辑电路,中规模逻辑电路,各种宏单元模块,IP,核,为了便于布局和布,线，,SSI,和,MSI,标准,单元的版图都被设,计成矩形状，版图,的高度相近或相等，,但宽度可以不同。,功 能 模 块,宏,单元,宏,单元,9.4 设计检验,对于,ASIC,的设计，当前端设计完成以后，还必须进行版图级的设计，因此，还应进行后端设计的检验，即版图验证和后仿真。版图验证包括设计规则检查（,DRC），,电学规则检查（,ERC）,和版图-原理图一致性检查（,LVS）。,版图验证的内容是针对版图设计中可能出现的几类设计错误确定的，这几种设计错误是几何设计错误，电气设计错误和拓扑错误（布局和连线错误）。,9.4.1设计规则检查（,DRC）,设计规则检查之前，要进行大量几何图形的运算（,GOA），,包括算术运算、逻辑运算和拓扑运算，以获得版图几何图形的相关数据。图形的算术运算求得几何图形的长、宽、间距、面积等数据；拓扑运算主要有包含、相交、接触、非接触等，可以获得图形拓扑结构方面的数据（例如连接）；布尔运算主要是与（,AND）、,或（,OR）、,非（,NOT）、,减（,SUB）、,异或（,XOR）,等。,9.4.2 电学规则检查（,ERC）,在电学规则检查之前，首先要进行电路网表提取（,NPE），,即从版图提取出由其表示的电路网表。所以,NPE,实际上是将图形问题转换为网络问题，以便于后继的电学规则检查和一致性检查。,器件的识别，提取版图中的无源器件电阻和电容、有源器件晶体管和二极管。,电路连接信息的提取。,器件参数的提取，主要是电阻值、电容值、寄生电阻值和寄生电容值等,9.4.3 版图与电路图一致性检查(,LVS),LVS,期望由版图和电路图形成的两个网表结构完全一致，版图与电路图中的节点和器件均一一配对，如果二者不一致，则表明存在错误。,LVS,错误类型主要有两类：不一致点和失配器件。,不一致点分为节点不一致和器件不一致。,节点不一致是指版图与电路中各有一节点，两者所连器件情况相似，但不完全相同。,器件不一致是指版图与电路中各有一器件，两个器件相同，所接节点情况相似，但不完全相同。,失配器件是指有的器件在版图中存在但在原电路中没有，或在原电路中有的器件在版图中却没有。,上面所说的器件可以是单个晶体管，还可以是各种组合结构。在完成,LVS,后要根据检查结果所报告的各种错误，修改版图，直到无一错误存在。,9.5 后仿真,在版图验证中，,EDA,工具从实际的物理版图中提取一个实际电路，而且还提取出一些关键的电学参数，如,MOS,管的栅极电容，扩散区和连线的寄生电容和电阻等，因此，除了可以验证所设计的物理版图是否能够实现原电路的功能外，还可以对包含寄生参数的电路作进一步的仿真和分析，这一步工作就称为后仿真。,在后仿真之前，首先应进行参数反注释，即将根据版图分析计算得到的实际的电学参数值，加到相应电路的对应节点上。这时的电学参数已包含了寄生效应的影响，是芯片制成后的实际电学参数。然后，根据这些反注释的实际电学参数，在原电路上进行仿真分析。对于高速器件，芯片集成后的性能与分布参数关系密切，因此，后仿真是必需的。,