双极型制作工艺课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,双极型逻辑集成电路,1-1,电学隔离,（,1,）反偏,PN,结隔离,（,2,）全介质隔离,（,3,）混合隔离元件,所有晶体管的集电极都在外延层上，隔离的目的是使不同隔离区的元件实现电隔离。,第一章 双极型集成电路制作工艺,（,1,）反偏,PN,结隔离,通过外延，选择性扩散等工艺方法，将芯片划分为若干个由,P,区包围的,N,型区，,P,区接电路中的最低电位，使,PN,结反偏。利用反偏,PN,结对器件进行隔离。,P,衬底,N,N,N,P,P,接电路中的最低电位,反偏,PN,结隔离,工艺简单,占芯片面积较大,且受反向漏电影响，隔离效果不是最佳,寄生电容较大,MOSFET,可以利用自身的,PN,结实现电学隔离,（,2,）全介质隔离,用,SiO,2,将要制作元件的,N,型区（或,P,型区）包围起来，实现隔离,N,N,S,i,O,2,多晶硅,全介质隔离,隔离效果好,工艺复杂（需要反外延，磨片等工艺），生产周期长，成品率低，成本高,（主要用于高压和抗辐射等特殊领域的集成电路）,（,3,）混合隔离,元件四周采用介质隔离，而底部用反偏,PN,结隔离,P,衬底,N,N,N,接电路中的最低电位,S,i,O,2,混合隔离,可以使元件的图形尺寸缩小，,芯片面积利用率得到提高，,（现已广泛采用这种方法 ）,在保证电路正常的工作情况下，尽量减少,隔离岛,的数目，是,IC,版图设计中必须考虑解决的问题,埋层,（埋层氧化）,1-2,pn,结隔离,集成电路工艺流程,初始氧化，热生长厚度约为,500,1000nm,的氧化层,（提供集电极电流的低阻通路）,埋层,（埋层光刻）,光刻，利用反应离子刻蚀技术将光刻窗口中的氧化层刻蚀掉，并去掉光刻胶,埋层,（埋层扩散）,进行大剂量,As,+,注入并退火，形成,n,+,埋层,埋层,（去氧化层）,P,N,+,利用,HF,腐蚀掉硅片表面的氧化层,外延层,（外延生长）,P,N,+,N,将硅片放入外延炉中进行外延，外延层的厚度,和掺杂浓度一般由器件的用途决定,隔离,（隔离氧化）,P,S,i,O,2,N,+,N,隔离,（隔离光刻）,P,S,i,O,2,N,+,N,隔离,（隔离扩散）,P,S,i,O,2,N,+,N,P,+,P,+,隔离,（去氧化层）,P,N,+,N,P,+,P,+,基区,（基区氧化）,P,S,i,O,2,N,+,N,P,+,P,+,基区,（基区光刻）,P,S,i,O,2,N,+,N,P,+,P,+,基区,（基区扩散）,P,S,i,O,2,N,+,N,P,P,+,P,+,基区,（去氧化层）,P,N,+,N,P,P,+,P,+,发射区,（发射区氧化）,P,S,i,O,2,N,+,N,P,P,+,P,+,发射区,（发射区光刻）,P,S,i,O,2,N,+,N,P,P,+,P,+,发射区,（发射区扩散）,P,S,i,O,2,N,+,N,P,N,+,N,+,P,+,P,+,发射区,（去氧化层）,P,N,+,N,P,N,+,N,+,P,+,P,+,金属连线,（引线氧化）,P,S,i,O,2,N,+,N,P,N,+,N,+,P,+,P,+,金属连线,（接触孔光刻）,P,S,i,O,2,N,+,N,P,N,+,N,+,P,+,P,+,金属连线,（蒸铝）,P,S,i,O,2,N,+,N,P,N,+,N,+,P,+,P,+,金属连线,（引线光刻）,P,S,i,O,2,N,+,N,N,+,N,+,P,+,P,+,合金：,使,Al,与接触孔中的硅形成良好的欧姆接触，一般是在,450,、,N2-H2,气氛下处理,20,30,分钟,形成钝化层,在低温条件下,(,小于,300),淀积氮化硅,刻蚀氮化硅，形成钝化图形,反刻铝,小结：双极型集成电路制造中的光刻,掩膜,N,埋层用于降低集电极串连电阻,考虑到反偏时，势垒区的展宽，各图形之间都留有较宽的距离，因而这种结构的,NPN,的图形面积比较大,一、集成电路中的纵向,NPN,管,(1),PN,结隔离的纵向,NPN,管,1-3,双极型,IC,中的元件,(2),混合隔离的纵向,NPN,管,N,埋层用于降低集电极串连电阻,(3),小尺寸混合隔离的纵向,NPN,管,N,埋层用于降低集电极串连电阻,基极与集电极之间插入了,S,i,O,2,，避免二者的相互影响,基区，发射区都可延伸到,S,i,O,2,层，尺寸可做得较小,二、集成电路中的二极管,S,i,O,2,N,+,N,外延层,P,P,+,P,+,Al,Al,S,i,O,2,S,i,O,2,与,NPN,晶体管基区同时制作,与,NPN,晶体管发射区同时制作,N,型隔离岛,三、集成电路中的电阻,利用半导体材料的体电阻：,R,A,R,B,N,N,+,N,+,N,+,电阻,A,电阻,B,沟道电阻,四、集成电路中的电容,PN,结的反偏电容,平行板电容,S,i,O,2,S,下电极,M,上电极,P,+,P,+,P,衬底,N,外延层,N,N,扩散区,隔离框,上电极金属膜,N,接触孔,1-4,IC,元件结构和寄生效应,一、结构,纵向：四层三结结构：,n+p n p,四层,横向：由版图决定,表现各元件的相对位置，形状，几,何尺寸，互连线走向,发射结,集电结,隔离结,三结,等效电路,I,二、寄生效应,1,、,NPN,管的寄生效应,和分立器件不同，,IC,中晶体管包含有,纵向寄生晶体管,。,实际中，由于要隔离，衬底总是接最低电位，寄生,PNP,管的,集电结,总是反偏。,发射结,、即,NPN,管的集电结：当,NPN,管在饱和区或反向工作区时，它正偏。这时寄生,PNP,管处于正向,有源区,。（在逻辑,IC,中，,NPN,管经常处于饱和或反向工作区）。于是有,I,E,pnp,分走,I,B,流向衬底。,减小乃至消除的方法：,NPN,集电区掺金：少子寿命 ，,埋层：基区宽度 ，基区,N,+,掺杂，注入效率 ，,横向寄生效应,如一个,n,型岛内有两个,P,区，会形成横向,PNP,结构。,可以借此制作,PNP,管,如果不希望出现,PNP,效应,可拉大间距,或者,n,区接高电位。,在多发射结,NPN,管中，会形成横向,NPN,结构，当一个发射结接高电平，其余接地时，该输入端电流会过大，这可通过版图设计解决,串联电阻：,引线孔在表面，集电极串联电阻大,埋层,二、寄生效应,2.,二极管中的寄生效应,IC,中的二极管一般由,NPN,管构成，和,1,类似。,3.,电阻的寄生效应,1,）基区扩散电阻,2,）沟道电阻,要使电流全部流经,P,区，,n,区应接最高电位。这样同一个,n,区中的多个电阻之间即不会形成,PNP,效应，也不会产生纵向,PNP,效应。,课堂练习：,P15/2,分析,SiO,2,介质隔离集成晶体管的有源寄生效应和无源寄生效应，和,PN,结隔离相比有什么优点？,