《EDA技术与Verilog-HDL》PPT第3版-第3章-行为语句课件

,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,#,单击此处编辑母版标题样式,第,3,章,行为语句,3.1,过程语句,3.1.1,always,语句,3.1,过程语句,3.1.2 always,语句在,D,触发器设计中的应用,3.1,过程语句,3.1.3,多过程应用与异步时序电路设计,3.1,过程语句,3.1.4,简单加法计数器及其,Verilog,表述,3.1,过程语句,3.1.4,简单加法计数器及其,Verilog,表述,图,3-4,4,位加法计数器工作时序,3.1,过程语句,3.1.4,简单加法计数器及其,Verilog,表述,图,3-5,4,位加法计数器,RTL,电路图,3.1,过程语句,3.1.5,initial,语句,3.2,块语句,3.3 case,条件语句,3.3 case,条件语句,图,3-6,例,3-6,的,RTL,图,3.4 if,条件语句,3.4.1,if,语句,的一般表述形式,3.4 if,条件语句,3.4.2,基于,if,语句的组合电路设计,3.4 if,条件语句,3.4.2,基于,if,语句的组合电路设计,3.4 if,条件语句,3.4.2,基于,if,语句的组合电路设计,3.4 if,条件语句,3.4.3,基于,if,语句的时序电路设计,3.4 if,条件语句,3.4.4,含异步复位和时钟使能的,D,触发器的设计,3.4 if,条件语句,3.4.5,含同步复位控制的,D,触发器的设计,3.4 if,条件语句,3.4.5,含同步复位控制的,D,触发器的设计,3.4 if,条件语句,3.4.6,含,清零控制的锁存器的设计,3.4 if,条件语句,3.4.6,含清,0,控制的锁存器的设计,3.4 if,条件语句,3.4.7,时钟过程表述的特点和规律,3.4 if,条件语句,3.4.8,实用加法计数器设计,3.4 if,条件语句,3.4.8,实用加法计数器设计,3.4 if,条件语句,3.4.8,实用加法计数器设计,3.4 if,条件语句,3.4.9,含同步预置功能的移位寄存器设计,3.4 if,条件语句,3.4.10,关注,if,语句中的条件指示,3.4 if,条件语句,3.4.10,关注,if,语句中的条件指示,3.5,过程赋值语句,（,1,）,阻塞式赋值。,（,2,）,非阻塞式赋值。,3.6,循环语句,3.6.1,for,语句,3.6,循环语句,3.6.1,for,语句,3.6,循环语句,3.6.2 while,语句,3.6,循环语句,3.6.3 repeat,语句,3.6.4 forever,循环,3.7,任务与函数语句,1,.,任务（,task,）语句,3.7,任务与函数语句,1,.,任务（,task,）语句,3.7,任务与函数语句,2,.,函数（,function,）语句,3.7,任务与函数语句,2,.,函数（,function,）语句,习 题,习 题,