第6章 半导体存储器

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第6章 半导体存储器,第6章 半导体存储器,6.1 内存与外存,6.2 半导体存储器,6.3 随机存储器,6.4 只读存储器,6.5,存储器,与系统的连接,6.1 内存和外存,内存：,是内部存储器的简称，又称主存。内存直接与,CPU,相联接，是计算机的组成部分。,外存：,即外部存储器，也称辅存。外存不直接与,CPU,相联接，而是通过,I/O,接口与,CPU,联接，其主要特点是大容量。,6.2 半导体存储器,6.2.1 半导体存储器的分类,按制造工艺主要可分为：,NMOS、CMOS、TTL、ECL、,砷化镓等。,按存储信息的特性可分为：,随机存储器（,Random Access Memory）,只读存储器（,Read Only Memory）,1,RAM,特点：,RAM,的读写次数无限。,如果断开,RAM,的电源，其内容将全部丢失。,RAM,的分类 ：,静态,RAM（SRAM，Static RAM）,动态,RAM（DRAM，Dynamic RAM）,2.,ROM,掩膜,ROM：,掩膜,ROM,简称,ROM，,是由芯片制造的最后一道掩模工艺来控制写入信息。,PROM（Programmable ROM）：,可由用户一次性写入的,ROM，,如型熔丝,PROM 。,EPROM（Erasable Programmable ROM）：,可擦除的可编程只读存储器。如紫外线擦除型的可编程只读存储器。,E,2,PROM(Electrically Erasable Programmable ROM)：,也称为,EEPROM，,是可以电擦除的可编程只读存储器。,闪速存储器（,Flash Memory）：,闪速存储器是新型非易失性存储器，在系统电可重写。,6.3 随机存储器,RAM,6.,3.1,RAM,基本结构,1.,SRAM,基本存储电路,2.单管,DRAM,基本存储电路,信息存放在电容,Cs,中，,Ts,是选通开关。当,Cs,中充有电荷时表示信息“1”，当,Cs,中没有电荷时表示信息“0”。,3,.,RAM,芯片内部结构,半导体存储器由地址译码、存储矩阵、读写控制逻辑、三态双向缓冲器等部分组成。,6.3.2 典型,SRAM,芯片,1.,IDT6116,2,K,8bit,的,CMOS,工艺的静态,RAM,.,(1),最大存取时间：早期的6116速度较低，近几年的产品性能有所提高。例如,IDT6116SA15/20/25/35/45,的读、写时间分别为15、20、25、35、45,ns。,(2),功耗：,操作时,I,CC,为80-150,mA,全待用模式（,Full standby power mode）,时,I,CC,为2,mA,2,HM62256,32K*8bit,的静态,RAM；,0.8um,工艺,CMOS,工艺；,高速、低功耗。最大存取速度分45、55、70、85,ns,等几档；,单一的5,V,电源，备用状态功耗1,uW,，,操作时25,mW,；,全静态，无需时钟或选通信号；,双向,I/O,端口，三态输出，与,TTL,兼容。,与其同一系列的还有:,6264容量为,8,K8bit,62128,容量为,16,K8bit,62512,容量为,64,K8bit,621400,容量为,4,M1bit,628511,容量为,512,k8bit,6216255,容量为,256,K16bit,它们的控制信号基本相同。,6.3.3 典型,DRAM,芯片,DRAM,由于集成度高、功耗低、价格低，得到广泛的应用。,DRAM,的发展很快，单片容量越来越大。,DRAM,容量（,bits）,结构,2164,64,K,64,K1,21256,256K,256K1,21464,256K,64K4,421000,1M,1M1,424256,1M,2564,44100,4M,4M1,44400,4M,1M4,44160,4M,25616,416800,16M,8M2,416400,16M,4M4,416160,16M,1M16,1. 2164 (64,K1bit),INTEL,公司的早期产品，当时,IBM,公司的,PC,机使用该芯片作为其内存。,主要特征：,存取时间150-200,ns,操作时的功耗275,mW,，,备用时7.5,mW,5V,单一电源,每次同时刷新512个存储单元（5121,bit）,刷新128次可将全部单元刷新一遍。,刷新周期2,ms,引脚：,地址线,A0-A7,数据线,DIN、DOUT,控制线 /,WE=0，,写操作；/,WE=1，,读操作）,/,RAS(,行地址选通),/,CAS(,列地址选通),电源、地,读/写操作：,先由/,RAS,信号将地址线输入的8位行地址（例如,A,0,-A,7,）,锁存到内部行地址寄存器，再由/,CAS,信号将地址线输入的8位列地址（例如,A,8,-A,15,）,锁存到内部列地址寄存器，选中一个存储单元，由/,WE,决定读或写操作。,由于动态存储器读出时须预充电，因此每次读写操作均可进行一次刷新，刷新四个矩阵中的1284,bit=512 bit 。,刷新操作：,当芯片的/,RAS,为低，行地址由,A,0,-A,6,送入，这时动态存储器对四个矩阵中的1284,bit,同时刷新。,例：,IBM PC,计算机中，定时器8253的1号通道每15,us,向4号,DMA,控制器请求，由该控制器送出刷新地址，进行一次刷新操作。完成全部的刷新操作的时间为12815,us。,2414256 （5125124 ）,6.4 只读存储器,典型芯片:,NMOS,工艺：2716、2732等,HMOS,工艺：2764、27128、27256、27512等,CMOS,工艺：27,C128、27C256、27C512,等,6.4.1,EPROM,2764内部结构,2764的工作模式,/CE,/OE,/PGM,A,9,VPP,VCC,O,0,-O,7,读,L,L,H,X,V,CC,V,CC,数据输出,输出禁止,L,H,H,X,V,CC,V,CC,高阻,备用模式,H,X,X,X,V,CC,V,CC,高阻,编程禁止,H,X,X,X,V,PP,V,CC,高阻,编程模式,L,H,L,X,V,PP,V,CC,数据输入,INTEL,编程,L,H,L,X,V,PP,V,CC,数据输入,校验,L,L,H,X,V,PP,V,CC,数据输出,INTEL,标识符,L,L,H,V,ID,V,CC,V,CC,标识符输出,27系列的其它芯片如27128、27256、27512等，见,P241,6.4.2,E,2,PROM,1.典型,E,2,PROM,芯片,AT28C64,引脚,图：,28,C64,的读操作：,RDY/(/BUSY)：,准备好/忙,/,CE、/OE、/WE、A,0,-A,12,、I/O,0,-I/O,7,、VCC、GND、NC,字节写： 28,C64,的读操作类似于,SRAM，,完成字节写所需要的时间小于1,ms，,快速的,AT28C64E,系列，完成字节写所需要的时间小于200,us。,写操作分成擦除和写入两个步骤，它们是芯片内部自动实现的。,数据轮询(,DATA POLLING):,28C64,在写周期中提供完成写操作的数据检测功能。,在写周期中，不断地读数据，读出的数据的,I/O7,总是相反的，直到写操作完成，读出的数据就正确了。因此可以采用反复检测写入数据的方法判断写操作是否完成。,全片清除(,CHIP CLEAR):,将存储器内的全部存储单元中的每一位置为“1”就是全片清除操作。方法是使/,CE,为低、/,OE,为12,V，,在/,WE,端加上10,ms,低脉冲。,6.4.3,Flash Memory,典型闪速存储器芯片,TMS29F040：,512K*8bit；,8,个独立区段，每区段64,K,字节；,可编程/擦除10万次；,片内的状态机控制编程与擦除；,内部结构图,引脚图,1. 引脚说明：,A,0,-A,18,：,地址输入，其中,A,18,、A,17,、A,16,选择区段。,DQ,0,-DQ,7,：,输入（编程）/输出,/,E：,芯片使能,/,G：,输出使能,/,W：,写使能,V,CC,：5V,电源,V,SS,：,地,2.操作命令,通过使用标准的微处理器写操作时序把,JEDEC,标准命令写入命令寄存器，以选择器件的工作方式。,在初始上电操作时，器件缺省方式为读方式。,1）读/复位命令,把表中两种读/复位命令序列的任何一个写入命令寄存器，可以激活读或复位方式。芯片保持在此方式直至其它有效命令序列之一输入到命令寄存器为止。,在读方式下，存储器内的数据可用标准的微处理器读周期时序读出，与普通的,ROM,一样。,2）字节编程命令,字节编程是由四个总线写周期构成的命令序列。前三个总线周期把器件置于编程建立状态。第四个总线周期把要编程的单元地址和数据装入器件。,嵌入式字节编程（,embedded byte-programming,）,功能自动提供编程所需的电压和时序并校验单元界限。,字节编程操作需要较长的时间，字节编程操作周期最小值为,16,us,。,在编程操作期间内写入的任何其它命令均被忽略。,3）芯片擦除命令,芯片擦除是六总线周期的命令序列。前三个总线周期把器件置为擦除建立状态。接着的两个总线周期开启擦除方式。第六个总线周期装载芯片擦除命令。,芯片擦除操作周期时间典型值为14,s，,最大120,s。,4）区段擦除命令,区段擦除是六总线周期的命令序列。,前三个总线周期把器件置为擦除建立状态。接着的两个总线周期开启擦除方式。,第六个总线周期装载区段擦除命令以及要擦除的区段地址，区段地址仅与,A,18,A,17,A,16,有关，与,A,15,-A,0,无关。,区段擦除操作周期时间典型值为,2,s,，,最大,30,s,。,3.操作状态查询,1）数据轮询位,DQ,7,：,在字节编程操作期间保持地址不变，从同一单元读出的最高位是被编程的数据,DQ,7,的反(/,DQ,7,)。,当字节编程操作完成后，从该单元读出的最高位是被编程的,DQ,7,数据本身。,因此，可数据位从变为,DQ,7,指示了字节编程操作操作的结束 。,同样，可根据,DQ,7,从0变为1来判断擦除操作的结束。,2）跳转位,DQ,6,：,在进行编程或擦除操作期间，跳转位,DQ,6,在1和0之间跳转。当对同一地址两次连续的读，发现跳转位,DQ,6,停止跳转时，表示操作完成。,6.5 存储器与系统的联接,存储器与系统之间的连接主要包括：数据线的连接，地址线的连接及控制信号的连接。控制信号一般包括读、写、片选等信号。,6.5.1 8位微机系统中存储器与系统的联接,【例题6.1】 某8088系统（最大组态）的存储器系统如图所示，图中8088,CPU,芯片上的地址、数据信号线经锁存、驱动后成为地址总线,A,19,A,0,、,数据总线,D,7,D,0,。U,0,、U,1,是两片,EPROM，,型号为27128。,U,2,、U,3,是两片,RAM，,型号为62256。两片译码器74,HC138,担任片选译码。,1存储器系统设计举例,分析,数据线的连接、地址线的连接、控制信号的连接,分析,U,0,、U,1,、U,2,、U,3,的地址范围,【例题6.2】试在8088系统（最小组态）中设计256,KBRAM、32KEEPROM。RAM,区的首地址为40000,H，EEPROM,区的首地址为,F8000H。,分析：,RAM,选62512，容量为64,KB，,共需4片，片内的地址线为,A,15,A,0,。EEPROM,选用28,C256，,容量为32,KB，,只需一片。 为低时选中存储器。,RAM,区的首地址为40000,H，,高4位地址线即片外的地址线,A,19,A,16,=0100。,EEPROM,的片选信号在,A,19,A,15,=11111,时被选中。,2片选信号的产生,有三种片选控制的方法：,全译码：,片选信号由地址线中所有不在存储器上的地址线译码产生,，这种方法存储器芯片中的每一个单元的地址将是唯一的。,部分译码：,片选信号不是由地址线中所有不在存储器上的地址线译码产生，,而是有,部分高位地址线被送入译码电路产生片选信号,。,线选：,以不在存储器上的高位地址线直接作为存储器芯片的片选信号,。,使用线选法的好处是译码电路简单,，,但线选不仅导致一个存储单元有多个地址，还有可能一个地址同时选,中,多个单元，这会引起数据总线的冲突。,6.5.2 16位微机系统中存储器与系统的联接,116位存储,标准的16位存储体，每个存储单元为16位，数据总线16位，每次存储器操作都是16位。,28位存储体,这种16位微机的数据总线为16位，但存储器体系是8位存储体，即每个地址确定的存储单元为8位，存储器操作可能是8位的也可能是16位的。8086系统就是这样的结构，下面以8086系统为例介绍其原理。,(1) 奇体、偶体,8086,CPU,有20位地址线，可直接寻址1,M,字节的存储器地址空间。当把存储器看作字节序列时，每个字节单元地址相连，即每个地址对应一个存储单元，每个存储单元为一个字节。当把存储器看作字序列时，每个字单元地址不相连，每个字包括地址相连的两个字节。而8086,CPU,的数据总线是16位的，需要设计一种合理的存储体结构，既能适合做8位的存储器操作（字节访问），又能适合做16位的存储器操作（字访问）。,8086系统将1,M,地址空间分成两个512,K,地址空间，一半是偶数地址另一半是奇数地址，相应的存储体称为偶体和奇体。偶体和奇体的地址线都是19位。将数据总线的低8位,D,7,D,0,与偶体相连，高8位,D,15,D,8,与奇体相连。地址总线的,A,19,A,1,与这两个存储体的19条地址线,A,18,A,0,相连。用,CPU,的,A,0,作偶体的选中信号， 作奇体的选中信号。,8086系统的存储器分为奇存储体、偶存储体：,（2）字节访问,8086,CPU,进行存储器访问有8位的也有16位的。当进行字节访问即8位的访问时，如果地址的,A,0,=0，,选中偶体中的某个单元，数据通过,D,7,D,0,传送。如果地址的,A,0,=1，,则,CPU,的,=0，,选中奇体中的某个单元，数据通过,D,15,D,8,传送。,（3）字访问,当,CPU,进行16位的字访问时，设低字节的地址为,n，,则高字节的地址为,n+1。,若地址,n,为偶数，即,A,0,=0，,我们称为对准的字；若地址,n,为奇数，即,A,0,=1，,我们称为非对准的字。,当,CPU,访问对准的字,时，由,A,0,=0,选中偶体中的地址为,n,的单元，低字节数据通过,D,7,D,0,传送；同时由,=0,选中奇体中的地址为,n+1,的单元，高字节数据通过,D,15,D,8,传送。这样，两个字节的数据在一个总线周期中同时进行读或写操作。,当,CPU,访问非对准的字,时即地址,n,为奇数，要由两个总线周期完成一个字的读或写操作。第一个总线周期发出,A,0,=1,和,=0，,访问奇体中的地址为,n,的单元，低字节数据通过,D,15,D,8,传送；第二个总线周期发出,A,0,=0,和,=1，,访问偶体中的地址为,n+1,的单元，高字节数据通过,D,7,D,0,传送。,【例6.3】某8086系统（最大组态）的存储器系统如图所示：,RAM0,和,RAM1,组成的存储器的地址范围为80000,H8FFFFH，RAM0,是偶存储体，,RAM1,是奇存储体。,ROM0,和,ROM1,组成的存储器的地址范围为,F0000HFFFFFH，ROM0,是偶存储体，,ROM1,是奇存储体。,