数字电路逻辑设计课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,VHDL,描述逻辑门电路,VHDL描述逻辑门电路,（一）库和程序包,库和程序包,用来描述和保留元件、类型说明函数、子程序等，以便在其它设计中可以随时引用这些信息，提高设计效率。,库（LIBRARY）,库是经编译后的数据的集合，它存放包集合定义、实体定义、结构定义和配置定义,（一）库和程序包 库和程序包用来描述和保留元件、类型说,（一）库和程序包,USE语句,指明库中的程序包。一旦说明了库和程序包，整个设计实体都可以进入访问或调用，但其作用范围仅限于所说明的设计实体。USE语句的使用将使所说明的程序包对本设计实体部分或全部开放。,库语句的格式为：,LIBRARY 库名；,（一）库和程序包 USE语句指明库中的程序包。一旦说明了,（一）库和程序包,USE语句有以下两种常用的格式：,USE 库名.程序包名.项目名;USE 库名.程序包名.ALL;,第一种语句格式的作用是向本设计实体开放指定库中的特定程序包内的所选定的项目。第二种语句格式的作用是向本设计实体开放指定库中的特定程序包内的所有内容。,（一）库和程序包USE语句有以下两种常用的格式：,（二）库和程序包,例如：,LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_1164.STD_ULOGIC;,此例中，第一个,USE,语句表明打开,IEEE,库中的,STD_LOGIC_1164,程序包，并使程序包中的所有公共资源对本语句后面的VHDL设计实体程序全部开放，关键词,ALL,代表程序包中的所有资源。第二个,USE,语句开放了程序包,STD_LOGIC_1164,中的,STD_ULOGIC,数据类型。,STD_ULOGIC,：,可枚举数据类型,（二）库和程序包例如：,（一）库和程序包,VHDL中的库大致可归纳为5种,：,IEEE库,。,常用的资源库。IEEE库包含经过IEEE正式认可的STD_LOGIC_1164包集合和某些公司提供的一些包集合，如STD_LOGIC_ARITH（算术运算库）、STD_LOGIC_UNSIGNED等。,STD库。,VHDL的标准库。库中存放有称为“standard”的标准包集合，其中定义了多种常用的数据类型，均不加说明可直接引用。STD库中还包含有称为“textio”的包集合。在使用“textio”包集合中的数据时，应先说明库和包集合名，然后才可使用该包集合中的数据。,ASIC矢量库。,在VHDL语言中，为了进行门级仿真，各公司可提供面向ASIC的逻辑门库。在该库中存放着与逻辑门一一对应的实体。为了使用面向ASIC的库，对库进行说明是必要的。,（一）库和程序包 VHDL中的库大致可归纳为5种：IE,（一）库和程序包,WORK,库。,WORK库是现行作业库。设计者所描述的VHDL语句不需要任何说明，将都存放在WORK库中。WORK库对所有设计都是隐含可见的，因此在使用该库时无需进行任何说明。,用户定义库。,用户定义库简称用户库，是由用户自己创建并定义的库。设计者可以把自己经常使用的非标准（一般是自己开发的）包集合和实体等汇集成在一起定义成一个库，作为对VHDL标准库的补充。用户定义库在使用时同样要首先进行说明。,上述5类库中，除了,STD库和WORK库,之外的其它库均为资源库。资源库是存放常规元件和标准模块的库，使用时需预先说明。,（一）库和程序包 WORK库。WORK库是现行作业库。设,（二）库和程序包,LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;,USE IEEE.STD_LOGIC_UNSIGNED.ALL;,（二）库和程序包,（二）,VHDL的,实体(Entity),ENTITY IS,PORT（端口名：端口类别 信号类型；,端口名：端口类别 信号类型）；,END;,注意：,实体应以语句“,ENTITY,实体名,IS,”开始，语句“,END ENTITY,实体名；,”结束。,（二）VHDL的实体(Entity)ENTITY 实体名,实体名:对实体的命名，要求实体名必须与存盘文件名相同。,（二）,VHDL的,实体(Entity),ENTITY adder IS,PORT(,a,b,cin :IN BIT;,s,co :OUT BIT);,END adder;,实体名:对实体的命名，要求实体名必须与存盘文件名相同。（,（二）,VHDL的,实体(Entity),端口说明,描述端口的,名称、模式,和,数据类型,。,端口:,实体的每一个,输入、输出信号,称为端口，对应于硬件电路图或芯片的一个,引脚。,（二）VHDL的实体(Entity),端口说明,端口名称,:,对端口的命名，是端口的标识符,。,端口模式,:,说明端口信号的流动方向。,ENTITY IS,PORT（端口名：端口类别 信号类型；,端口名：端口类别 信号类型）；,END;,端口说明 端口名称:对端口的命名，是端口的标识符。ENT,其中,端口名,是设计者为实体的每一个对外通道所取的名字，通常为,英文字母加数字,，名字的定义有一定的惯例，如,Clk 表示时钟，D开头的端口名表示数据，A开头的端口名表示地址。,Clk,Data,Address,端口类别,是指这些通道上的数据流动的方式，如输入或输出等。端口模式有以下几种类型：,其中端口名是设计者为实体的每一个对外通道所取的名字，通常为英,端口的五种模式,输入模式(IN),输出模式(OUT),双向模式(INOUT),缓冲模式(BUFFER),端口的五种模式 输入模式(IN),端口的五种模式,1输入（IN）,允许信号进入实体，主要用于时钟输入、控制输入（如,load、reset、enable、clk,）,和单向的数据输入（如地址数据信号,address,）等。,端口的五种模式1输入（IN）,端口的五种模式,2输出（OUT）,输出模式只允许信号离开实体，常用于计数输出、单向数据输出、被设计实体产生的控制其他实体的信号等。,注意：输出模式不能用于被设计实体的内部反馈，,因为输出端口在实体内不能看做是可读的。,端口的五种模式2输出（OUT）,端口的五种模式,3双向模式（INOUT）,双向模式允许信号双向传输（既可以进入实体，也可以离开实体），,双向模式端口允许引入内部反馈。,端口的五种模式3双向模式（INOUT）,端口的五种模式,4缓冲（BUFFER）,缓冲模式允许信号输出到实体外部，但同时也可以在实体内部引用该端口的信号。,缓冲端口既能用于输出也能用于反馈。,缓冲模式用于在实体内部建立一个可读的输出端口，例如计数器输出、计数器的现态用来决定计数器的次态。,端口的五种模式4缓冲（BUFFER）,端口的五种模式,端口模式可用下图说明，图中方框代表一个设计实体或模块。,端口的五种模式端口模式可用下图说明，图中方框代表一个设计实体,Out与Buffer的区别,OUT,BUFFER,缓冲（Buffer）与Output类似，但允许该管脚名作为一些逻辑的输入信号,Out与Buffer的区别OUTBUFFER缓冲（Buffe,（三）,结构体,结构体,描述了基本设计单元（实体）的结构、行为、元件及内部连接关系，也就是说它定义了设计实体的功能，规定了设计实体的数据流程，制定了实体内部元件的连接关系。,结构体,对其基本设计单元的输入和输出关系可用以下三种方式进行描述，即,行为描述,（基本设计单元的数学模型描述）、,寄存器传输描述,（数据流描述）和,结构描述,（逻辑元件连接描述）。,（三）结构体 结构体描述了基本设计单元（实体,（三）,结构体,结构体,是对实体功能的具体描述，因此它一定要跟在实体的后面。,结构体,格式：,ARCHITECTURE OF IS,结构体说明部分；,BEGIN,；,END结构体名;,（三）结构体 结构体是对实体功能的具体描述，,（三）,结构体,ENTITY nand2 IS,PORT(a,b:INBIT;,p :OUT BIT);,END nand2;,ARCHITECTURE behave OF nand2 IS,BEGIN,p=a nand b;,END,behave,;,（三）结构体 ENTITY nand2 IS,（三）,结构体,ENTITY nor2 IS,PORT(a,b:INBIT;,p :OUT BIT);,END nand2;,ARCHITECTURE behave OF nor2 IS,BEGIN,p y y y y y=X;,END,CASE,;,END,PROCESS,;,END,dataflow,;,CASE comb IS,a b y,0 0 0,0 1 1,1 0 1,1 1 0,例,:,采用行为描述方式设计的异或门,（依据逻辑表达式）,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY,xor2_v1,IS,PORT(a,b:IN STD_LOGIC;,y:OUT STD_LOGIC);,END,xor2_v1,;,ARCHITECTURE,behave,OF,xor2_v1,IS,BEGIN,y=a XOR b;,END,behave,;,a b y例:采用行为描述方式设计的异,例：采用数据流描述方式设计的异或门,（依据真值表）,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY,xor2_v2,IS,PORT(,a,b,:IN STD_LOGIC;,y,:OUT STD_LOGIC);,END,xor2_v2,;,ARCHITECTURE,dataflow,OF,xor2_v2,IS,BEGIN,PROCESS,(,a,b,),VARIABLE,comb,:STD_LOGIC_VECTOR(1 DOWNTO 0);,BEGIN,comb,:=,a,&,b,;,例：采用数据流描述方式设计的异或门,数字电路逻辑设计课件,三态门,三态门真值表,数据输入,控制输入,数据输出,X,0,1,0,1,1,Z,0,1,l,VHDL语言描述：,library ieee;,use ieee.std_logic_1164.all;,entity tri_gate is,port(din,en:in std_logic;,dout :out std_logic);,end tri_gate;,architecture behave of tri_gate is,begin,process(din,en),begin,if(en=1)then,dout=din;,else,dout=Z;,end if;,end process;,end,behave,;,三态门,数字电路逻辑设计课件,