计算机组织与结构--第4章--存储器组织与结构课件

第第4 4章章 存储器组织与结构存储器组织与结构 14.1 4.1 存储系统概述存储系统概述一、存储器分类一、存储器分类1 1、按存储介质分类、按存储介质分类 存储介质存储介质必须有必须有区别明显的两个物理状态区别明显的两个物理状态(表示表示0/1)0/1)*半导体存储器：半导体存储器：如内存；如内存；*磁性材料存储器：磁性材料存储器：如磁盘、磁带；如磁盘、磁带；*光介质存储器：光介质存储器：如光盘如光盘非易失存储器非易失存储器易失性存储器易失性存储器2 2、按存取方式及功能分类、按存取方式及功能分类 *顺序存取存储器顺序存取存储器(SAM)(SAM)：按按记录块记录块为单位进行编址，为单位进行编址，存取时间与存取时间与读读/写头到访问地址的相对位置写头到访问地址的相对位置有关；有关；*随机存取存储器随机存取存储器(RAM)(RAM)：按按存储字存储字为单位进行编址，为单位进行编址，存取时间与访问的地址无关存取时间与访问的地址无关(时间固定时间固定)；23 3、按在计算机中的作用分类、按在计算机中的作用分类 *直接存取存储器直接存取存储器(DAM)(DAM)：信息存取信息存取区域定位区域定位与与RAMRAM类似，类似，区域内操作区域内操作与与SAMSAM类似；类似；*只读存储器只读存储器(ROM)(ROM)：操作方式为操作方式为只能取、不能存只能取、不能存 可由可由RAMRAM或或DAMDAM构成，信息读取的定位由存储器结构决定构成，信息读取的定位由存储器结构决定 *主存储器主存储器(MM)(MM)：可直接可直接与与CPUCPU交换信息交换信息的的MEMMEM 构成构成MOSMOS型半导体、动态型半导体、动态RAMRAM和和ROMROM *辅助存储器辅助存储器(AM)(AM)：主存的后援主存的后援MEMMEM 构成构成磁性磁性/光介质材料、光介质材料、SAM/DAMSAM/DAM *高速缓冲存储器高速缓冲存储器(Cache)(Cache)：CPUCPU与主存间与主存间的缓冲的缓冲MEMMEM 构成构成MOSMOS型型半导体、静态半导体、静态RAMRAM *控制存储器控制存储器(CM)(CM)：CPUCPU内部内部存放微程序的存放微程序的MEMMEM 构成构成MOSMOS型半导体、型半导体、ROMROM3二、主存储器的主要性能指标二、主存储器的主要性能指标 *容量容量(S)(S)：能存储的二进制信息总量，常以字节能存储的二进制信息总量，常以字节(B)(B)为单位为单位 *速度速度(B)(B)：常用带宽、存取时间或存取周期表示常用带宽、存取时间或存取周期表示 存取时间存取时间(T(TA A)指指MEMMEM从收到命令到结果输出从收到命令到结果输出所需时间；所需时间；存取周期存取周期(T(TM M)指指连续访存连续访存的最小间隔时间，的最小间隔时间，T TM M=T=TA A+T+T恢复恢复 *价格：价格：常用总价格常用总价格C C或每位价格或每位价格c c表示，表示，c=C/Sc=C/S。带宽带宽(B(BM M)指指单位时间内单位时间内MEMMEM最多可读写最多可读写的二进制位数；的二进制位数；B BM M=W/T=W/TM M，其中，其中W W为一次读写的数据宽度，为一次读写的数据宽度，又称为又称为“最大数据传输率最大数据传输率”，以，以bps为单位为单位T TA A T TM M MEMMEM响应响应 地址和命令有效地址和命令有效 数据有效数据有效 MEMMEM响应响应 MEMMEM恢复恢复 地址和命令有效地址和命令有效 数据有效数据有效 MEMMEM恢复恢复 T TA A T TM M 4三、层次结构存储系统三、层次结构存储系统1 1、层次结构的引入、层次结构的引入 *程序访问程序访问局部性规律：局部性规律：程序执行时，指令和数据呈现的程序执行时，指令和数据呈现的相对相对簇聚特性簇聚特性。*用户需求矛盾的解决方案：用户需求矛盾的解决方案：*用户需求的矛盾：用户需求的矛盾：需求需求大容量、高速度、低价格大容量、高速度、低价格 矛盾矛盾？时间局部性时间局部性被访问过的信息被访问过的信息，可能很快，可能很快被再次访问被再次访问；空间局部性空间局部性被访问信息的被访问信息的相邻信息相邻信息，可能很快，可能很快被访问被访问高速度、大容量、低价格高速度、大容量、低价格 近期常用数据近期常用数据放在放在“前方前方”MEM(MEM(快而小快而小快而小快而小)中；中；近期不用数据近期不用数据放在放在“后方后方”MEM(MEM(慢而大慢而大慢而大慢而大)中。中。52 2、层次结构的存储系统、层次结构的存储系统(1)(1)层次存储系统组成层次存储系统组成 *思想：思想：用用多种类型多种类型MEMMEM构成前方构成前方-后方的后方的层次结构层次结构；各层各层MEMMEM之间信息传递之间信息传递是是“透明透明”的的S SM1M1SSM2M2BBM2M2B BMnMn 前方前方MEMMEM中信息中信息为后方为后方MEMMEM中信息的中信息的副本副本；寄存器寄存器M M1 1M M2 2M Mn n存储系统存储系统CPUCPUM M1 1M M2 2M Mn n(2)(2)常见的存储系统层次结构常见的存储系统层次结构 围绕主存的层次结构一般为围绕主存的层次结构一般为“Cache-Cache-主存主存-辅存辅存”三种三种MEMMEM构成的构成的两个存储层次两个存储层次CacheCache辅存辅存主存主存6 *“Cache-Cache-主存主存”存储层次：存储层次：-设置设置高速缓冲存储器高速缓冲存储器 目标目标解决解决主存速度主存速度问题问题(Cache(Cache的速度，主存的容量的速度，主存的容量)CPUCPUCacheCache主存主存辅助辅助硬件硬件主存主存地址地址 *“主存主存-辅存辅存”存储层次：存储层次：目标目标解决解决主存容量主存容量问题问题(主存的速度，辅存的容量主存的速度，辅存的容量)可能存在：可能存在：(执行的执行的)程序空间程序空间主存空间主存空间主存主存-辅存间辅存间信息交换信息交换CPUCPU主存主存辅存辅存辅助辅助软件软件主存主存地址地址程序覆盖技术程序覆盖技术CPUCPU主存主存辅存辅存辅助辅助软软硬硬硬硬件件程序程序地址地址虚拟存储技术虚拟存储技术OSOS程序程序虚拟存储器虚拟存储器-按按程序地址程序地址访问的访问的“存储器存储器”用户程序用户程序7(3)(3)层次存储系统的工作方式层次存储系统的工作方式 *程序执行需求：程序执行需求：即将执行的即将执行的指令和数据存放在指令和数据存放在主存主存中中 *层次存储系统的工作方式：层次存储系统的工作方式：虚拟存储器虚拟存储器程序地址程序地址CPUCPU辅存辅存辅辅存存地地址址产生硬件中断产生硬件中断/异常，由异常，由OSOS处理处理虚存辅虚存辅助硬件助硬件虚存辅虚存辅助软件助软件主存地址主存地址不命中不命中命中命中主存主存主存主存CacheCacheC Ca ac ch he e地地址址主主存存地地址址CacheCache辅辅助硬件助硬件不命中不命中命命中中84.2 4.2 半导体存储器基础半导体存储器基础静态静态RAM(SRAM)RAM(SRAM)动态动态RAM(DRAM)RAM(DRAM)半导体半导体ROMROM(永久型永久型)双极型双极型RAM(TTLRAM(TTL、ECL)ECL)MOSMOS型型RAMRAM半导体半导体RAMRAM(易失型易失型)MROM MROM PROMPROMEPROMEPROMEEPROM(EEEPROM(E2 2PROM)PROM)FLASHFLASH *静态静态RAMRAM用用触发器触发器存储信息，存储信息，长时间不访问及信息读出后长时间不访问及信息读出后信息值信息值(状态状态)保持不变保持不变；*动态动态RAMRAM用用电容电容存储信息，存储信息，长时间不访问及信息读出后长时间不访问及信息读出后信信息值息值(状态状态)被破坏被破坏，需，需及时恢复及时恢复信息值信息值(称为刷新及再生称为刷新及再生)。91 1、SRAMSRAM存储元的组成原理存储元的组成原理 存储元存储元RAMRAM中中存储存储1 1位二进制信息的电路；位二进制信息的电路；一、静态一、静态RAM(StaticRAM(Static RAM RAM，SRAM)SRAM)保持保持使使W=VW=V地地T T5 5和和T T6 6截止截止T T1 1、T T2 2状态保持不变；状态保持不变；写入写入在在W W线上加正脉冲线上加正脉冲(时时长为写入延迟长为写入延迟)T)T5 5和和T T6 6导通；导通；若写若写“0 0”，使，使D=VD=V地地、D=VD=V中中T T2 2截止截止T T1 1导通导通；若写；若写“1 1”，使，使T T1 1截止截止T T2 2导通导通；读出读出在在W W线上加正脉冲线上加正脉冲；D=D=VD=D=V中中D D或或D D产生压降产生压降(若若信息为信息为“1 1”则则D D电压下降电压下降)用差动放大器可检测出所读信息，用差动放大器可检测出所读信息，T T1 1、T T2 2状态保持不变状态保持不变(非破坏性读非破坏性读)。*6 6管管MOSMOS静态存储元工作原理：静态存储元工作原理：字选择线字选择线W W6 6管管MOSMOS型静态存储元电路型静态存储元电路V VCCCCT T1 1T T2 2A AB BD DD DT T5 5T T6 6T T4 4T T3 3102 2、SRAMSRAM芯片的组成原理芯片的组成原理(1)(1)存储芯片基本组成存储芯片基本组成 主要由主要由存储阵列、地址译码器、存储阵列、地址译码器、I/OI/O电路、控制线路等组成电路、控制线路等组成 *存储阵列：存储阵列：不同的存储单元有不同的存储单元有一维一维和和二维二维两种组织方式两种组织方式X X译译码码器器64646464存储矩阵存储矩阵I/OI/O电路电路读读/写写WEWE驱驱动动器器0 01 16363A A6 6A A7 7A A1111Y Y译码器译码器A A0 0 A A1 1 A A5 5输出驱动器输出驱动器控制电路控制电路数据数据D D片选片选CSCS 正方形阵列正方形阵列 可可减少减少连线长度连线长度减少减少信号延迟信号延迟 地址译码方式地址译码方式决定决定11 *地址译码器：地址译码器：有有一维一维、二维二维两种译码方式两种译码方式 译码器输出线数译码器输出线数2 2M M根根 2 22 2M/2M/2根根 *驱动器：驱动器：X X译码器每个输出译码器每个输出需控制需控制同一行各存储元同一行各存储元的字选线的字选线 设置设置驱动器驱动器增加驱动能力增加驱动能力 I/OI/O电路电路输出时需驱动输出时需驱动总线信号总线信号(负载大负载大)X X译译码码器器A A6 6A A1111D DI/OI/O电路电路读读 写写Y Y译码器译码器数据数据D DA A5 5 A A0 0存储元存储元存储元存储元存储元存储元存储元存储元D DD DD D驱驱动动器器输出驱动器输出驱动器 常见译码方式常见译码方式二维译码方式二维译码方式 同一列存储元同一列存储元共用位选择线共用位选择线12 *I/OI/O电路：电路：根据根据内部读内部读/写信号写信号，检测，检测/控制控制D D及及D D线线 被选存储元被选存储元数据数据D D差分读出放大器差分读出放大器读读写放大器写放大器D DD D写写 *片选与控制电路：片选与控制电路：片选片选MEMMEM常由常由多个芯片多个芯片组成，组成，读读/写操作写操作常针对常针对某个芯片某个芯片D DA A0 0A A6 6WEWEA A7 7CSCSCSCS1#1#芯片芯片(地址范围为地址范围为128255)128255)0#0#芯片芯片(地址范围为地址范围为0127)0127)控制电路控制电路根据片选根据片选CSCS及及WEWE信号信号 生成生成内部读内部读/写信号写信号CSCS写写读读WEWE&13(2)(2)存储器芯片相关参数与结构组织存储器芯片相关参数与结构组织 *芯片相关参数：芯片相关参数：存储阵列空间存储阵列空间 阵列空间阵列空间=存储字数存储字数存储字长存储字长 数据引脚数量数据引脚数量 引脚组织成引脚组织成双向双向时，时，引脚数引脚数=存储字长存储字长 引脚组织成引脚组织成单向单向时，时，引脚数引脚数=2*=2*存储字长存储字长 地址引脚数量地址引脚数量 引脚数引脚数=log=log2 2存储字数存储字数，即，即 引脚数引脚数=log=log2 2(阵列空间阵列空间/存储字长存储字长)练习练习11某某SRAMSRAM芯片容量为芯片容量为4K4K位，数据引脚位，数据引脚(双向双向)为为8 8根，地根，地址引脚为多少根？若数据引脚改为址引脚为多少根？若数据引脚改为3232根，地址引脚为多少根？根，地址引脚为多少根？练习练习22某某SRAMSRAM芯片数据引脚芯片数据引脚(单向单向)为为8 8根、地址引脚亦为根、地址引脚亦为8 8根，芯片存储容量为多少个字节？根，芯片存储容量为多少个字节？1114 *SRAMSRAM芯片结构组织：芯片结构组织：-以以Intel 2114 SRAMIntel 2114 SRAM芯片为例芯片为例 参数参数容量容量=1K1K4 4位，位，数据引脚数据引脚=4 4根根(双向双向)，地址引脚地址引脚=1010根根 结构结构正方形存储阵列正方形存储阵列(64(6464)64)；4 4套套I/OI/O电路；电路；二维译码二维译码(log(log2 264=664=6、loglog2 264/4=4)64/4=4)行行译译码码器器A A3 3A A8 8I/OI/O电路电路列译码器列译码器A A2 2 A A1 1 A A0 0 A A9 9D DD D D DD DD DD D D DD DD D0 0D D3 3I/OI/O电路电路读读写写CSCS&WEWEY Y0 0Y Y6363Y Y0 0 Y Y1515存储元存储元存储元存储元存储元存储元存储元存储元6464行行6464列列存储元存储元存储元存储元存储元存储元存储元存储元13153 3、SRAMSRAM芯片的读写时序芯片的读写时序 *读周期时序：读周期时序：(存储器对外部信号的存储器对外部信号的时序要求时序要求时序要求时序要求)t tA At tRCRC地址地址CSCSI/OI/O1414WEWEt tOTDOTDt tCOCOt tCXCXt tRCRC -CPU-CPU读周期时间读周期时间t tA A -CPU-CPU访问时间访问时间(读出时间读出时间)t tCOCO SRAMSRAM读出时间读出时间t tCXCX SRAMSRAM存取时间存取时间 (CS(CS有效有效数据输出稳定数据输出稳定)t tOTDOTDSRAMSRAM恢复时间恢复时间 (CS(CS无效无效数据引脚高阻数据引脚高阻)数据出数据出地址信号已稳定地址信号已稳定由地址信号由地址信号或或或或由操作命令获得由操作命令获得CPUCPU已读得数据已读得数据t tCOCO-t-tCXCX线路延迟线路延迟先发地址信号、后发操作命令先发地址信号、后发操作命令(t tA A-t-tCOCOttOTDOTD、t tRCRC-t-tA AttOTDOTD-)SRAMSRAMCSCS有效有效时时开始读开始读操作、操作、CSCS无效时无效时结束读结束读操作操作 CPU CPU1316 *写周期时序：写周期时序：t tWCWC地址地址CSCSI/OI/O1414WEWEt tWCWC-CPU-CPU写周期时间写周期时间t tw w CPUCPU写入时间；写入时间；t tWRWRCPUCPU写恢复时间写恢复时间t tAWAWSRAMSRAM地址写入时间地址写入时间t tDWDWSRAMSRAM数据写入时间数据写入时间t tDHDHSRAMSRAM数据保持时间数据保持时间(关闭写关闭写)t tAWAWt tW Wt tWRWRt tDWDWt tDHDH数据入数据入先发地址、后发命令先发地址、后发命令(t tAWAW地址译码时长地址译码时长)SRAMSRAM已完成数据写入已完成数据写入t tW WttDWDWWEWE无效后数据保持无效后数据保持t tDHDH地址信号已稳定地址信号已稳定 SRAMSRAMCSCS有效有效时时开始写开始写操作、操作、CSCS无效时无效时结束写结束写操作操作 CPU CPU17二、动态存储器二、动态存储器(Dynamic RAM(Dynamic RAM，DRAM)DRAM)1 1、动态、动态RAMRAM存储元工作原理存储元工作原理写入写入所写数据加到所写数据加到WDWD上上；打开打开T T3 3对对C CS S充电充电/放电放电保持保持断开断开T T3 3无放电回路无放电回路C CS S可保存信息可保存信息(会会缓慢泄漏缓慢泄漏)需定时刷新需定时刷新C CS S中信息中信息读出读出在在上加正脉冲上加正脉冲对对C CD D预充电；预充电；打开打开T T2 2读读RDRD上电压变化上电压变化(非破坏性读非破坏性读)刷新刷新先读出先读出数据、数据、再写入再写入所读数据所读数据 *3 3管管MOSMOS式动态存储元工作原理：式动态存储元工作原理：动态动态RAMRAM目标：目标：降低功耗、节约成本降低功耗、节约成本写数据线写数据线WDWD读选择线读选择线T T4 4E ED D读数据线读数据线RDRD预充电预充电C CD D&字选字选择线择线T T3 3T T2 2C CS ST T1 1写选择线写选择线读选择读选择写选择写选择1018 *单管单管MOSMOS式动态存储元工作原理：式动态存储元工作原理：写入写入所写数据加到所写数据加到D D上上，打开打开T T1 1对对C CS S充电或放电；充电或放电；保持保持断开断开T T1 1无放电回路无放电回路信息存信息存 储在储在C CS S中中(会缓慢泄漏会缓慢泄漏)；数据线数据线D D字选择线字选择线X XT T1 1C CD DC CS S 读出读出在在D D上加正脉冲上加正脉冲对对C CD D预充电，预充电，打开打开T T1 1读读D D上上电压变化电压变化(破坏性读破坏性读)使使C CS S与与C CD D上电位不等上电位不等 C CS S得到充电得到充电 刷新刷新步骤与读操作完全相同。步骤与读操作完全相同。立即立即用所读数据用所读数据对对C CS S重新写入重新写入称为称为再生再生再生再生 *单管单管MOSMOS式存储元与式存储元与3 3管管MOSMOS式存储元的区别：式存储元的区别：相同相同均需定时均需定时(如如2ms3.3ms2ms3.3ms内内)对各存储元刷新对各存储元刷新 不同不同只需只需1 1个个MOSMOS管管、只需、只需1 1根数据根数据线，线，读后需立即再生读后需立即再生192 2、DRAMDRAM芯片的组成原理芯片的组成原理(1)3(1)3管管MOSMOS式式DRAMDRAM芯片的组成芯片的组成X X译译码码器器I/OI/O电路电路Y Y译码器译码器D DWDWDRDRDWDWDRDRDA A6 6A A1111A A5 5 A A0 064646464读读 写写控制电路控制电路CSCS WEWE REFREFC CD DC CD D&刷新放大器刷新放大器1118 *基本结构：基本结构：与与SRAMSRAM类似，类似，设置刷新放大器、预充电电路；设置刷新放大器、预充电电路；不采用差分方式传送数据；不采用差分方式传送数据；增加刷新控制机构增加刷新控制机构 *芯片操作：芯片操作：与与SRAMSRAM相同，增加了刷新操作相同，增加了刷新操作20 *存储元刷新的实现：存储元刷新的实现：用用刷新操作刷新操作实现实现要求要求所刷新存储元所刷新存储元所刷新存储元所刷新存储元和和I/OI/O电路断开电路断开；如何提高刷新的效率？如何提高刷新的效率？*行刷新方式的芯片引脚组织：行刷新方式的芯片引脚组织：方案方案地址引脚地址引脚不变不变，增加，增加REFREF引脚引脚(刷新时列地址无用刷新时列地址无用)；方案方案地址引脚地址引脚减半减半，增加，增加行列地址类型的标识引脚行列地址类型的标识引脚 同一行中同一行中同一行中同一行中所有存储单元所有存储单元同时同时刷新！刷新！可代替可代替可代替可代替CSCSCSCS列译码器列译码器输出输出全部无效全部无效每列设置刷新放大器每列设置刷新放大器称为称为行刷新行刷新行刷新行刷新A A1111AA0 0 地址地址方案方案-地址引脚地址引脚不变不变REFREFWEWECSCSA A5 5AA0 0RASRAS行地址行地址方案方案-地址引脚地址引脚减半减半列地址列地址WEWECASCAS21(2)(2)单管单管MOSMOS式式DRAMDRAM芯片的组成芯片的组成 *基本结构：基本结构：通常通常通常通常采用采用地址分两次传送方式地址分两次传送方式组织组织 增设增设地址锁存器地址锁存器、时序控制电路时序控制电路，再生电路再生电路19X X译译码码器器I/OI/O电路电路Y Y译码器译码器D D读出读出再生再生放大器放大器A A6 6A A1111A A5 5 A A0 064646464D DD DWEWE时序控制时序控制电路电路行行地地址址锁锁存存器器列地址锁存器列地址锁存器RASRASCASCASA A5 5A A0 0行时钟行时钟列时钟列时钟写时钟写时钟读出读出再生再生放大器放大器 *芯片操作：芯片操作：读、写、刷新读、写、刷新(行刷新行刷新方式方式 无列地址无列地址)22(3)DRAM(3)DRAM芯片组成示例芯片组成示例 *Intel 2116Intel 2116芯片：芯片：单管单管MOSMOS存储元、地址分两次传送存储元、地址分两次传送 参数参数容量容量=16K=16K1 1位；地址引脚位；地址引脚=14/2=7=14/2=7根；根；数据引脚数据引脚=2=2根根(单向单向D DININ/D/DOUTOUT、共、共1 1位宽度位宽度)结构结构2 2个个6464128128存储阵列，时钟发生器串联存储阵列，时钟发生器串联6:646:64行行译码器译码器6464128128存储矩阵存储矩阵128128个读出个读出再生放大器再生放大器7:1287:128列译码器列译码器6464128128存储矩阵存储矩阵行时钟发生器行时钟发生器列时钟发生器列时钟发生器写时钟发生器写时钟发生器数据输数据输入缓冲入缓冲数据输数据输出驱动出驱动RASRASCASCAS WE WED DININD DOUTOUT6:646:64行行译码器译码器A A1212A A7 7A A1313A A6 6A A0 0A A6 6 A A0 0列列地地址址锁锁存存器器行行地地址址锁锁存存器器23 *Intel 2164Intel 2164芯片：芯片：单管单管MOSMOS型存储元型存储元、地址分两次传送、地址分两次传送 参数参数64K64K1b1b容量，容量，2 2根数据根数据(单向单向)、16/2=816/2=8根地址引脚根地址引脚 结构结构4 4个个128128128128存储阵列；存储阵列；2 2套行、列译码器可同时译码；套行、列译码器可同时译码；2 2套读出再生放大器套读出再生放大器128128128128存储矩阵存储矩阵128128个读出个读出再生放大器再生放大器行行地地址址锁锁存存器器1/21/2行行译码器译码器128128128128存储矩阵存储矩阵128128个读出个读出再生放大器再生放大器1/21/2列译码器列译码器128128128128存储矩阵存储矩阵128128个读出个读出再生放大器再生放大器1/21/2列译码器列译码器128128128128存储矩阵存储矩阵128128个读出个读出再生放大器再生放大器1/21/2行行译码器译码器列列地地址址锁锁存存器器行时钟发生器行时钟发生器列时钟发生器列时钟发生器写时钟发生器写时钟发生器4 4选选1 1I I/O O电电路路数据输数据输入缓冲入缓冲数据输数据输出锁存出锁存A A7 7A A6 6 A A0 0RASRASCASCAS WE WED DOUTOUTD DININ243 3、DRAMDRAM芯片的操作时序芯片的操作时序 *读周期时序：读周期时序：CPUCPU已读得数据已读得数据t tA A-t-tRCLRCLttCACCAC+线路延迟线路延迟t tA At tCRDCRD地址地址I/OI/O有效有效t tDOHDOHt tCACCAC行地址行地址列地址列地址t tAHAHt tCRDCRDCPUCPU读周期时间；读周期时间；t tA A -CPU-CPU访问时间；访问时间；t tAHAH -地址锁存延迟；地址锁存延迟；t tRCLRCL RASRAS与与CASCAS信号延迟；信号延迟；t tRACRACRASRAS有效至数据输出延迟；有效至数据输出延迟；t tCACCACCASCAS有效至数据输出延迟；有效至数据输出延迟；t tDOHDOH数据保持时间数据保持时间t tAHAHt tRACRACt tRCLRCLRASRASWEWECASCAS先锁存行地址先锁存行地址 DRAMDRAMRASRAS有效时有效时开始开始操作、操作、RASRAS无效时无效时结束结束操作操作 CPU CPURASRAS先于先于CASCAS有效有效 (t tRCLRCLttAHAH)WEWE在在CASCAS有效有效期间无效期间无效25 *刷新周期时序：刷新周期时序：与读周期类似，区别在于与读周期类似，区别在于CASCAS在整个操作过程中无效在整个操作过程中无效 行刷新行刷新行刷新行刷新时时不需要列地址不需要列地址t tCRFCRF刷新周期时间刷新周期时间(同读操作同读操作)t tA A -刷新读出时间刷新读出时间(同读操作同读操作)t tDOHDOH刷新写入时间刷新写入时间(同读操作同读操作)t tRCRC RASRAS与与CASCAS信号最大间隔信号最大间隔t tA At tCRFCRF地址地址I/OI/O行地址行地址t tRCRCRASRASCASCASt tDOHDOH时钟发生器可检测时钟发生器可检测t tt tRCRC?23264 4、DRAMDRAM芯片的刷新芯片的刷新 *刷新周期：刷新周期：同一存储元同一存储元连续两次刷新的最大间隔连续两次刷新的最大间隔；与与DRAMDRAM芯片的组成及存储元材料有关芯片的组成及存储元材料有关 *刷新方法：刷新方法：每个刷新周期内，每个刷新周期内，循环进行循环进行所有行所有行的的行刷新行刷新(1)DRAM(1)DRAM芯片刷新方式芯片刷新方式 通常有通常有集中式、分散式、异步式三种方式集中式、分散式、异步式三种方式间隔？间隔？*集中式刷新：集中式刷新：将所有行刷新将所有行刷新集中集中在刷新周期的后部在刷新周期的后部周期序号周期序号 1 1 2 2 n n+1 n+2 n n+1 n+2 n+mn+m地址行号地址行号X X Y Y R R 0 1 0 1 m-m-1 1t tC C t tC C t tC C t tC C t tC C t tC C读读/写写/空闲空闲刷新刷新刷新周期刷新周期(如如2ms)2ms)时长时长t tC C芯片的存取周期芯片的存取周期m m行刷新的循环次数行刷新的循环次数n n刷新周期内可访存次数刷新周期内可访存次数设设t tC C=0.5us=0.5us、m=128m=128次，则次，则n=2000/0.5-128=3872n=2000/0.5-128=3872次次 特点特点存在存在“死区死区”(不能进行读不能进行读/写操作的时间段写操作的时间段)27 *分散式刷新：分散式刷新：将行刷新分散在将行刷新分散在每个存取周期每个存取周期中中地址行号地址行号R/W R/W R/WR/W R/WR/W R/WR/W R/WR/W R/WR/W REF REF REFREF REFREF X X 0 0 Y Y 1 1 R R m-1m-1 A BA B t tM M t tR R刷新周期刷新周期真实刷新真实刷新 t tC C停止刷新停止刷新 特点特点避免了避免了“死区死区”，增加了存取时间，增加了存取时间(1(1倍倍)*异步式刷新：异步式刷新：将行刷新将行刷新均匀分布均匀分布在刷新周期中在刷新周期中15.5s15.5s地址行号地址行号X X Y Y 0 0 R R S S 1 1 A BA B m-1m-1t tC C t tC C t tC C t tC C t tC C t tC C t tC C t tC C t tC CR/W R/W R/WR/W REFREF R/W R/W R/WR/W REF REF R/W R/W R/WR/W REFREF15.5s15.5s15.5s15.5s刷新周期刷新周期(如如2ms)2ms)设芯片需刷新设芯片需刷新128128次，则每次刷新间隔次，则每次刷新间隔2000/128=15.5s2000/128=15.5s 特点特点“死区死区”可忽略，支持固有的存取周期可忽略，支持固有的存取周期 最常用最常用最常用最常用28(2)DRAM(2)DRAM芯片刷新实现芯片刷新实现 按约定的刷新方式按约定的刷新方式，由，由专用电路专用电路定时产生定时产生行刷新命令行刷新命令 *DRAMDRAM芯片的刷新电路：芯片的刷新电路：DRAMDRAM芯片芯片CPUCPU行行/列地址列地址刷新地址计数器刷新地址计数器地址多地址多路开关路开关定时定时发生器发生器仲裁仲裁电路电路刷新定时器刷新定时器地址地址读读/写写RASRASWEWECASCAS固化了刷新方式固化了刷新方式 *刷新电路在计算机的位置：刷新电路在计算机的位置：通常通常通常通常独立存在独立存在于于DRAMDRAM芯片芯片/模块之外模块之外 DRAMDRAM控制器控制器产生行刷新地址产生行刷新地址295 5、MOSMOS型型SRAMSRAM与与DRAMDRAM芯片比较芯片比较 *DRAMDRAM芯片的优点：芯片的优点：*DRAMDRAM芯片的缺点：芯片的缺点：DRAMDRAM速度速度远低于远低于SRAM SRAM 使用使用动态元件动态元件(电容电容)所致所致 *RAMRAM芯片应用：芯片应用：SRAMSRAM芯片芯片常用来构成常用来构成高速度、小容量高速度、小容量MEMMEM，如，如CacheCache DRAMDRAM芯片芯片常用来构成常用来构成大容量大容量MEMMEM，如主存，如主存 DRAMDRAM集成度集成度远高于远高于SRAMSRAM；常采用常采用单管单管MOSMOS存储元存储元 DRAMDRAM地址引脚地址引脚是是SRAMSRAM的一半；的一半；常采用常采用地址分两次传送地址分两次传送方式方式 DRAMDRAM功耗功耗约为约为SRAMSRAM的的1/41/4；采用单管采用单管MOSMOS存储元所致存储元所致 DRAMDRAM成本成本远低于远低于SRAMSRAM30三、只读存储器三、只读存储器(Read only Memory(Read only Memory，R0M)R0M)*ROMROM：信息注入信息注入MEMMEM后后不能再改变不能再改变，它具有，它具有非易失性非易失性 *半导体半导体ROMROM：具有具有非易失性非易失性的半导体的半导体MEMMEM，如，如EPROMEPROM、FLASHFLASH等等用户希望可改变信息用户希望可改变信息 *ROMROM芯片组成：芯片组成：与与SRAMSRAM类似，区别在于类似，区别在于存储元的实现及操作存储元的实现及操作1 1、掩模、掩模ROM(MROM)ROM(MROM)*特征：特征：用户用户不可修改不可修改信息；信息；*存储元状态：存储元状态：用用MOSMOS管管的的有有/无无表示表示“1”/“0”1”/“0”；行行地地址址译译码码器器A A5 5A A9 9V VCCCCD D列地址译码器列地址译码器A A0 0 A A4 4 选通选通 0 0 1 131310 1 310 1 31 *数据读出：数据读出：字选线加电压时，字选线加电压时，位线电压为所选存储元的数据位线电压为所选存储元的数据312 2、可编程、可编程ROM(PROM)ROM(PROM)*特征：特征：用户可用户可一次性修改一次性修改信息信息(电写入电写入)；*存储元状态：存储元状态：用用二极管二极管/熔丝熔丝的的通通/断断表示表示“1”/“0”1”/“0”；V VCCCC字选择线字选择线X X数数据据线线D DV VCCCC熔丝未断熔丝未断(“1”)字选择线字选择线X X数数据据线线D D熔丝已断熔丝已断(“0”)V VD DV VD D *数据写入：数据写入：字线字线X X加电压，加电压，若写若写0 0 V VD D=V=V地地熔丝熔断，熔丝熔断，若写若写1 1 V VD D=V=V中中熔丝不断；熔丝不断；*数据读出：数据读出：字线字线X X加电压、加电压、V VD D=V=V中中，检测检测V VD D变化可读出数据变化可读出数据323 3、可擦除可编程、可擦除可编程ROM(EPROM)ROM(EPROM)*特征：特征：用户用户可多次修改可多次修改信息信息(电写入、光擦除电写入、光擦除)；*存储元状态：存储元状态：常用常用浮栅雪崩注入浮栅雪崩注入MOSMOS管管(即即FAMOSFAMOS管管)的的浮栅浮栅G Gf f是是/否带电荷否带电荷表示表示“1”/“0”1”/“0”；D DS SP P基体基体N N源极源极S S漏极漏极D DSiOSiO2 2N N浮栅浮栅G Gf fP P基体基体N N源极源极S S漏极漏极D DSiOSiO2 2N N浮栅浮栅G Gf f *数据读出：数据读出：G Gf f带电荷时带电荷时FAMOSFAMOS导通导通V VD D=0V=0V，否则，否则V VD D=V=VCCCC；(a)(a)读出时读出时字选线字选线X X数数据据线线D DV VCCCC *写数据写数据“1 1”(写入写入)：V VPPPP=+25V=+25V、脉冲宽度约、脉冲宽度约50ms50ms；(b)(b)写写“1 1”时时数数据据线线D D字选线字选线X XV VPPPP *写写数据数据“0 0”(擦除擦除)：用用紫外线照射紫外线照射10102020分钟分钟(G Gf f上电子获得上电子获得光子能量光子能量穿过穿过SiOSiO2 2层层与基体电荷中和与基体电荷中和)整个芯片一起擦除整个芯片一起擦除334 4、电可擦除可编程、电可擦除可编程ROM(EROM(E2 2PROM)PROM)*特征：特征：用户用户可多次修改可多次修改信息信息(电写入、电擦除电写入、电擦除)；*存储元状态：存储元状态：用用浮栅隧道氧浮栅隧道氧化层化层MOSMOS管管(即即FlotoxFlotox管管)的的浮栅浮栅是是/否带电荷否带电荷表示表示“1”/“0”1”/“0”；N N 基体基体P PS SD DG GC CSiOSiO2 2P PD DS SG GC C *数据读出：数据读出：G Gf f带电荷带电荷时时FlotoxFlotox截止截止V VD D不变，否则不变，否则V VD D=0V=0V；需需+7V+7V的的G GC C字选线字选线X X位位线线D DG GC C+3V+3V+5V+5V(a)(a)数据读出数据读出+20V+20V(c)(c)写数据写数据1(1(擦除擦除)字选线字选线X X位位线线D DG GC C+20V+20V+0V+0V+20V+20V+0V+0V(b)(b)写数据写数据0(0(写入写入)字选线字选线X X位位线线D DG GC C+20V+20V *数据写入与擦除：数据写入与擦除：写写0 0时时G Gf f放电，写放电，写1 1时时G Gf f吸收电荷；吸收电荷；通常同一行存储元的通常同一行存储元的G GC C互连互连擦除精度擦除精度通常通常为行为行345 5、闪速存储器、闪速存储器(FLASH)(FLASH)*特征：特征：用户用户可多次修改可多次修改信息信息(电写入、电擦除电写入、电擦除)；*存储元状态：存储元状态：与叠栅与叠栅EPROMEPROM类似，但类似，但氧化层氧化层更薄更薄D DS SP P基体基体N NS SD DG GC CSiOSiO2 2N NG GC C *数据写入与擦除：数据写入与擦除：与与E E2 2PROMPROM相同，擦除与源极相同，擦除与源极S S有关；有关；通常一定数量存储元的通常一定数量存储元的S S互连互连擦除精度擦除精度通常通常为块为块操作操作速度更快速度更快速度更快速度更快 *数据读出：数据读出：与与E E2 2PROMPROM相同；相同；V VS S=0V=0V(a)(a)读出状态读出状态字线字线X X位位线线D D+5V+5V字线字线X X位位线线D D0V0VV V V VS S S S=+12V=+12V(c)(c)写数据写数据0(0(擦除擦除)0V0V字线字线X X位位线线D D+12V+12VV VS S=0V=0V(b)(b)写数据写数据1(1(写入写入)+6V+6V354.3 4.3 主存储器主存储器一、主存储器的组成一、主存储器的组成 *主存储器相关概念：主存储器相关概念：主存容量主存容量=主存单元长度主存单元长度主存单元个数主存单元个数实际配置实际配置的主存的主存b bw-1w-1 b b0 0主主存存地地址址空空间间主存单元长度主存单元长度0 000000 0 0 001011 1 0 010100 0 1 111111 1主存地址长度主存地址长度A An-1n-1 A A0 0计算机结构设计时确定的参数计算机结构设计时确定的参数软硬件遵守此约定软硬件遵守此约定(如如CPUCPU引脚数量引脚数量等等)36 *应用对主存空间的需求：应用对主存空间的需求：系统程序区系统程序区(如机器如机器启动时启动时的的BIOS)BIOS)用户程序区用户程序区(如机器如机器启动后启动后的的OSOS等等)b bx x b b0 00 00 0 1 11 1主主存存地地址址空空间间需求需求只读、非易失性只读、非易失性需求需求读写读写 *主存储器的组成：主存储器的组成：由由ROMROM、RAMRAM芯片芯片组成的组成的特定特定存储字长存储字长的存储器；的存储器；ROMROM空间大小空间大小固定固定、RAMRAM空间空间大小大小可选配可选配(最大空间最大空间)静态程序区静态程序区(大小固定大小固定)动态程序区动态程序区(大小可选大小可选)SRAMSRAM或或DRAMDRAMROMROM主存单元长度主存单元长度(特定值特定值)CPUCPU按此设置引脚按此设置引脚37二、主存储器的逻辑设计二、主存储器的逻辑设计 存储器容量存储器容量=存储字长存储字长存储字数存储字数 =存储单元长度存储单元长度存储单元个数存储单元个数 *主存逻辑设计：主存逻辑设计：使用使用ROMROM、SRAMSRAM或或DRAMDRAM芯片进行芯片进行容量扩展容量扩展，实现实现主存单元长度主存单元长度和和主存单元个数主存单元个数。*存储器容量扩展方法：存储器容量扩展方法：位扩展法、字扩展法、字位扩展法位扩展法、字扩展法、字位扩展法1 1、位扩展法、位扩展法 (又称又称并联扩展并联扩展)*目的：目的：扩展存储器的扩展存储器的存储字长存储字长存储器容量扩展的特例存储器容量扩展的特例 *芯片连接特征：芯片连接特征：各芯片各芯片数据引脚数据引脚连接不同，连接不同，其余引脚其余引脚连接相同连接相同38 例例1 1用用1K1K1 1位位SRAMSRAMSRAMSRAM芯片芯片芯片芯片构成构成1K1K4 4位存储模块位存储模块A A9 9A A0 0D D3 3DD0 0WEWE1K1K1b1bSRAMSRAMCSCS1K1K1b1bSRAMSRAM1K1K1b1bSRAMSRAM1K1K1b1bSRAMSRAM 例例2 2用用1K1K1 1位位DRAMDRAMDRAMDRAM芯片芯片芯片芯片(地址分两次传送地址分两次传送)构成构成1K1K4 4位存位存储模块储模块A A4 4A A0 0D D3 3DD0 0WEWE1K1K1b1bDRAMDRAMRASRAS1K1K1b1bDRAMDRAM1K1K1b1bDRAMDRAM1K1K1b1bDRAMDRAMCASCAS1K1K1b1b1K1K1b1bbitbit3 3 bit bit0 00000000000000000000000000000010000000001 11111111111111111111392 2、字扩展法、字扩展法 (又称又称串联扩展串联扩展)*目的：目的：扩展存储器的扩展存储器的存储字数存储字数 例例3 3用用1K1K4 4位位SRAMSRAMSRAMSRAM芯片芯片芯片芯片构成构成2K2K4 4位存储模块位存储模块 解：解：芯片数量芯片数量 各芯片各芯片地址范围地址范围存储模块有存储模块有loglog2 2(2K)=11(2K)=11位地址，位地址，共需共需(2K(2K4b)4b)(1K(1K4b)=24b)=2片；片；A A9 9A A0 0D D3 3DD0 0WEWE1K1K4b4bSRAM(0#)SRAM(0#)CSCSA A10101K1K4b4bSRAM(1#)SRAM(1#)&b b3 3 b b0 01K1K4b4b(1#)(1#)0 00000000000(000H)0000000000(000H)0 01111111111(3FFH)1111111111(3FFH)1 10000000000(400H)0000000000(400H)1 11111111111(7FFH)1111111111(7FFH)1K1K4b4b(0#)(0#)各芯片各芯片片选有效逻辑片选有效逻辑0#0#、1#1#芯片分别为芯片分别为A A1010=0=0、A A1010=1=1 练习练习1 1用用1M1M4 4位位SRAMSRAM芯片构成芯片构成4M4M4 4位存储模块位存储模块40CSCSA A2121A A20202:42:4译码器译码器1M1M4(0#)4(0#)1M1M4(1#)4(1#)1M1M4(2#)4(2#)1M1M4(3#)4(3#)Y Y0 0Y Y3 3GEGEB BA A 例例4 4用用1K1K4 4位位DRAMDRAMDRAMDRAM芯片芯片芯片芯片(地址分两次传送地址分两次传送)构成构成4K4K4 4位存位存储模块储模块 解：解：封装地址方法封装地址方法A A5 5无法在第无法在第1 1次地址中获得次地址中获得A A5 5，行不通！行不通！独立控制方法独立控制方法1K1K4b4bDRAMDRAM1K1K4b4bDRAMDRAM1K1K4b4bDRAMDRAM1K1K4b4bDRAMDRAMA A4 4A A0 0D D3 3D D0 0WEWECASCASRASRAS3 3RASRAS0 0A A4 4AA0 0D D3 3DD0 0WEWERASRASCASCASA A5 5A A1 11 1A A1 10 0A A9 9A A8 8A A7 7A A6 6A A5 5A A4 4A A3 3A A2 2A A1 1A A0 0第第1 1次地址次地址第第2 2次地址次地址 根据芯片约定的地址根据芯片约定的地址范围，使范围，使RASRASi i有效，有效，容易实现！容易实现！413 3、字位扩展法、字位扩展法 *目的：目的：同时扩展存储器的同时扩展存储器的存储字长存储字长和和存储字数存储字数 例例5 5用用1K1K4 4位位SRAMSRAMSRAMSRAM芯片芯片芯片芯片构成构成2K2K8 8位存储模块位存储模块 解：解：芯片数量芯片数量 共需共需(2K(2K8b)8b)(1K(1K4b)=44b)=4片；片；芯片芯片片选有效逻辑片选有效逻辑0#0#、1#1#A A1010=0 02#2#、3#3#A A1010=1 1b b7 7 b b4 41#1#1K1K4b4bb b3 3 b b0 00#0#1K1K4b4b3#3#1K1K4b4b2#2#1K1K4b4b0 00000000000(000H)0000000000(000H)0 01111111111(3FFH)1111111111(3FFH)1 10000000000(400H)0000000000(400H)1 11111111111(7FFH)1111111111(7FFH)A A1010D D3 3D D0 0A A9 9A A0 0D D7 7D D4 4WEWE1K1K4b4bSRAM(0#)SRAM(0#)CSCS1K1K4b4bSRAM(1#)SRAM(1#)1K1K4b4bSRAM(2#)SRAM(2#)1K1K4b4bSRAM(3#)SRAM(3#)&连接图连接图 各芯片地址范围各芯片地址范围存储模块有存储模块有loglog2 2(2K)=11(2K)=11位地址，位地址，42 练习练习2 2用用1K1K4 4位位SRAMSRAM芯片构成芯片构成4K4K8 8位存储模块位存储模块 例例6 6用用1K1K4 4位位ROMROMROMROM、1K1K8 8位位SRAMSRAMSRAMSRAM芯片构成芯片构成4K4K8 8位存储模位存储模块，其中前块，其中前1KB1KB空间为只读空间空间为只读空间 解：解：芯片数量芯片数量 共需共需ROM 2ROM 2片、片、SRAM 3SRAM 3片；片；各芯片地址范围各芯片地址范围 模块有模块有loglog2 2(4K)=12(4K)=12位地址位地址 芯片有芯片有1010位地址位地址ROM 1#ROM 1#ROM 0#ROM 0#SRAM 1#SRAM 1#00 00 XXXXXXXXXXXXXXXXXXXX0101 XXXXXXXXXX XXXXXXXXXX1010 XXXXXXXXXX XXXXXXXXXX1111 XXXXXXXXXX XXXXXXXXXXSRAM 2#SRAM 2#SRAM 3#SRAM 3#连接图连接图A A1111A A1010D D3 3D D0 0A A9 9A A0 0D D7 7D D4 4WEWE1K1K4b4bROM(1#)ROM(1#)CSCS1K1K8b8bSRAM(1#)SRAM(1#)1K1K8b8bSRAM(2#)SRAM(2#)1K1K8b8bSRAM(3#)SRAM(3#)1K1K4b4bROM(0#)ROM(0#)2:42:4译码器译码器Y Y0 0B BA AGEGE43三、主存储器与三、主存储器与CPUCPU的连接的连接1 1、CPUCPU与外部的接口与外部的接口 *CPUCPU访问外部的过程：访问外部的过程：冯冯诺依曼模型诺依曼模型要求按地址访问要求按地址访问CPUCPUABABDBDBCBCB主存主存地址地址I/OI/O设备设备命令命令状态状态数据数据 *CPUCPU与外部的接口：与外部的接口：包括地址、数据、控制和状态包括地址、数据、控制和状态4 4种信号种信号CPU(CPU(早期早期)D DY-1Y-1D D0 0A AX-1X-1A A0 0WRWRRDRDIO/IO/M MREADYREADYCPU(CPU(现代现代)D DY-1Y-1D D0 0A AX-1X-1A A0 0READYREADYW/RW/R ADSADSIO/IO/M M注：注：地址引脚地址引脚引脚数量为地址一次性全部发送的地址位数，引脚数量为地址一次性全部发送的地址位数，引脚数量与实际配置主存空间无关；引脚数量与实际配置主存空间无关；如何表示读如何表示读/写状态与空闲状态写状态与空闲状态 必须用必须用2 2个信号表示；个信号表示；如何区分访问的是主存或如何区分访问的是主存或I/OI/O设备设备 常用控制信号常用控制信号IO/IO/M M区分区分442 2、主存储器与、主存储器与CPUCPU的连接的连接主存主存连接与控制连接与控制电路电路CPUCPU *需进行信号及时序的转换：需进行信号及时序的转换：可表示无操作、可表示无操作、MEMMEM操作、操作、I/OI/O操作操作按一次传送