计算机硬件基础逻辑门电路课件

补充内容补充内容：数字电路与模拟电路数字电路与模拟电路v电子电路中信号的分类：电子电路中信号的分类：一类是一类是模拟信号模拟信号，指在时间上和数值上都是连续变化的信号，例，指在时间上和数值上都是连续变化的信号，例如音频电压信号等。工作在模拟信号下的电子电路称为如音频电压信号等。工作在模拟信号下的电子电路称为模拟电路模拟电路。另一类是另一类是数字信号数字信号，指在时间上和数值上都是离散的信号，例如，指在时间上和数值上都是离散的信号，例如各种脉冲信号。工作在数字信号下的电路称为各种脉冲信号。工作在数字信号下的电路称为数字电路数字电路。v数字电路的特点数字电路的特点：数字信号是非连续变化的，通常只有两种状态，用符号数字信号是非连续变化的，通常只有两种状态，用符号“0”“0”和和“1”“1”来表示。来表示。数字电路的基本单元比较简单，对元件的精度要求不高，只要能数字电路的基本单元比较简单，对元件的精度要求不高，只要能区分出区分出“0”“0”和和“1”“1”两种状态就可以了，所以容易集成化。两种状态就可以了，所以容易集成化。数字电路不仅可以对信号进行算术运算，而且还能进行逻辑推演数字电路不仅可以对信号进行算术运算，而且还能进行逻辑推演和逻辑判断，在数字计算机、数字控制、数据采集和处理、数字和逻辑判断，在数字计算机、数字控制、数据采集和处理、数字通讯等领域中获得了广泛的应用。通讯等领域中获得了广泛的应用。数字电路的主要研究对象是电路的输入和输出之间的逻辑关系，数字电路的主要研究对象是电路的输入和输出之间的逻辑关系，数字电路也称逻辑电路。它的一套分析方法也和模拟电路不同，数字电路也称逻辑电路。它的一套分析方法也和模拟电路不同，采用的是逻辑代数、真值表、卡诺图、特性方程、状态转换图、采用的是逻辑代数、真值表、卡诺图、特性方程、状态转换图、时序波形图等。时序波形图等。2补充内容：补充内容：计算机硬件基础计算机硬件基础 半导体器件的开关特性半导体器件的开关特性x.1x.1 基本逻辑运算和基本门电路基本逻辑运算和基本门电路x.2x.2 组合逻辑电路组合逻辑电路x.3x.3 时序逻辑电路时序逻辑电路x.4x.4 数制及其转换数制及其转换x.0 x.03x.0 x.0 数制与编码数制与编码 常用的进位计数制常用的进位计数制 一一 不同数制间的转换不同数制间的转换 二二 二进制运算规则二进制运算规则 三三4一、常用的进位计数制一、常用的进位计数制 任何数制都涉及任何数制都涉及3 3个基本术语：个基本术语：v数码：数码：该数制表示数值时使用的不同的数字符号。该数制表示数值时使用的不同的数字符号。v基（数）或底：基（数）或底：该数制使用的数码的个数。一般用该数制使用的数码的个数。一般用R R表示。表示。v权：权：该数制根据各位数码所处位置的不同而赋予的一个固该数制根据各位数码所处位置的不同而赋予的一个固定的单位值。对于每一个数位定的单位值。对于每一个数位i i，该位上的权为，该位上的权为R Ri i。二进制：二进制：R=2,R=2,基本符号为基本符号为 0 0和和1 1八进制：八进制：R=8,R=8,基本符号为基本符号为 0,1,2,3,4,5,6,7 0,1,2,3,4,5,6,7十六进制：十六进制：R=16,R=16,基本符号为基本符号为 0,1,2,3,4,5,6,7,8,9,0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F A,B,C,D,E,F十进制：十进制：R=10,R=10,基本符号为基本符号为 0,1,2,3,4,5,6,7,8,9 0,1,2,3,4,5,6,7,8,9 5二、不同数制间的转换二、不同数制间的转换v R R进制数转换成十进制数：按权展开法进制数转换成十进制数：按权展开法v 十进制数转换成十进制数转换成R R进制数：进制数：整数部分的转换：除基取余法（先低后高）整数部分的转换：除基取余法（先低后高）小数部分的转换：乘基取整法（先高后低）小数部分的转换：乘基取整法（先高后低）v 二、八、十六进制数的相互转换二、八、十六进制数的相互转换八进制数转换成二进制数八进制数转换成二进制数 十六进制数转换成二进制数十六进制数转换成二进制数 二进制数转换成八进制数二进制数转换成八进制数 二进制数转换成十六进制数二进制数转换成十六进制数 6三、二进制运算规则三、二进制运算规则v算术运算算术运算加法：加法：1101+1001=1101+1001=？减法：减法：1101-0111=1101-0111=？乘法：乘法：11011001=11011001=？除法：除法：11101011001=11101011001=？v逻辑运算逻辑运算与运算：与运算：11001010=11001010=？或运算：或运算：11001010=11001010=？非运算：非运算：（10111011）=？异或运算：异或运算：11001010=11001010=？7x.1 x.1 半导体器件的开关特性半导体器件的开关特性 二极管的开关特性二极管的开关特性一一 三极管的开关特性三极管的开关特性二二 MOS管的开关特性管的开关特性三三8一、二极管的开关特性一、二极管的开关特性9二、三极管的开关特性二、三极管的开关特性10三、三、MOSMOS管的开关特性管的开关特性11x.2 x.2 基本逻辑运算和基本门电路基本逻辑运算和基本门电路 逻辑变量和逻辑表达式逻辑变量和逻辑表达式一一 逻辑门逻辑门二二 逻辑函数的化简逻辑函数的化简三三逻辑代数的基本定律逻辑代数的基本定律四四12v逻辑常量：逻辑常量：逻辑常量只有两个，即逻辑常量只有两个，即0 0和和1 1，用来表示两，用来表示两个对立的逻辑状态。个对立的逻辑状态。v逻辑变量：逻辑变量：逻辑变量一般用字母、数字及其组合来表逻辑变量一般用字母、数字及其组合来表示，其取值只有两个，即示，其取值只有两个，即0 0和和1 1。在“正逻辑”的数字电路设计中，用低电平信号（如0.5V）表示逻辑0；用高电平信号（如3V）表示逻辑1。v逻辑运算：逻辑运算：对逻辑常量和变量的操作。有与、或、非对逻辑常量和变量的操作。有与、或、非三种基本逻辑运算。三种基本逻辑运算。v逻辑门（逻辑门（logic gateslogic gates）：对逻辑常量和变量完成基对逻辑常量和变量完成基本的逻辑运算的电路。本的逻辑运算的电路。一、逻辑变量和逻辑表达式一、逻辑变量和逻辑表达式13v逻辑函数：逻辑函数：用于表达逻辑变量之间关系的代数式。使用于表达逻辑变量之间关系的代数式。使用与、或、非用与、或、非3 3种基本逻辑运算，可以构造出任何逻辑种基本逻辑运算，可以构造出任何逻辑函数函数 。v逻辑代数：逻辑代数：逻辑代数是研究逻辑函数运算和化简的一逻辑代数是研究逻辑函数运算和化简的一种数学系统，也是用来描述、分析、简化数字电路的种数学系统，也是用来描述、分析、简化数字电路的数学工具。又称数学工具。又称布尔代数布尔代数。v在数字电路中，表示逻辑变量之间的逻辑关系的方法在数字电路中，表示逻辑变量之间的逻辑关系的方法一般有一般有3 3种：种：逻辑代数式、真值表、电路图逻辑代数式、真值表、电路图。v真值表：真值表：将所有输入变量的所有可能的取值组合，及将所有输入变量的所有可能的取值组合，及其在此情况下输出变量应有的取值罗列出来，所形成其在此情况下输出变量应有的取值罗列出来，所形成的一张表。它最全面、最直观地表达了逻辑关系。的一张表。它最全面、最直观地表达了逻辑关系。一、逻辑变量和逻辑表达式一、逻辑变量和逻辑表达式14二、逻辑门v常见的逻辑门及表示方式常见的逻辑门及表示方式 15二、逻辑门v常见的逻辑门及表示方式常见的逻辑门及表示方式 16基本的基本的逻辑运算逻辑运算与运算（与运算（AND)AND)或运算（或运算（OROR）非运算（非运算（NOTNOT）二、逻辑门二、逻辑门v三种基本的逻辑运算：三种基本的逻辑运算：所有逻辑运算都是按位操作的17与运算（与运算（ANDAND）v逻辑表达式：逻辑表达式：F F A AB B ABABv逻辑门电路符号：逻辑门电路符号：v运算规则：运算规则：有有0 0就出就出0 0v真值表：真值表：A AB BF F0 00 00 00 01 10 01 10 00 01 11 11 118或运算（或运算（OROR）v逻辑表达式：逻辑表达式：F FA AB Bv逻辑门电路符号：逻辑门电路符号：v运算规则：运算规则：有有1 1就出就出1 1v真值表：真值表：A AB BF F0 00 00 00 01 11 11 10 01 11 11 11 119非运算（非运算（NOTNOT）v逻辑表达式：逻辑表达式：F FA Av逻辑门电路符号：逻辑门电路符号：v运算规则：运算规则：取反取反v真值表：真值表：A AF F0 01 11 10 020二、逻辑门二、逻辑门门电路举例：门电路举例：v双极型逻辑门（双极型逻辑门）双极型逻辑门（双极型逻辑门）21二、逻辑门二、逻辑门v单极型逻辑门（单极型逻辑门（MOSMOS型逻辑门）型逻辑门）22单极型逻辑门与双极型逻辑门的比较：单极型逻辑门与双极型逻辑门的比较：v就逻辑功能来说，并无区别；就逻辑功能来说，并无区别；vMOSMOS器件的优势：器件的优势：制造工艺简单制造工艺简单集成度高集成度高体积小体积小功耗低功耗低抗干扰能力强抗干扰能力强vMOSMOS型门电路在各种数字电路中得到广泛应用。型门电路在各种数字电路中得到广泛应用。23v除了除了3 3种基本的逻辑门电路外，还有种基本的逻辑门电路外，还有4 4种常用的逻辑门，种常用的逻辑门，它们均可以由与它们均可以由与,或或,非门组合而成。非门组合而成。v与非门（与非门（NANDNAND）v或非门（或非门（NORNOR）v异或门（异或门（XORXOR）v同或门（同或门（XNORXNOR）二、逻辑门二、逻辑门24与非门（与非门（NANDNAND）v逻辑表达式：逻辑表达式：F FA AB BABABv逻辑门电路符号：逻辑门电路符号：v运算规则：运算规则：有有0 0就出就出1 1v真值表：真值表：A AB BF F0 00 01 10 01 11 11 10 01 11 11 10 025或非门（或非门（NORNOR）v逻辑表达式：逻辑表达式：v运算规则：运算规则：有有1 1就出就出0 0v真值表：真值表：A AB BF F0 00 01 10 01 10 01 10 00 01 11 10 0F FA AB Bv逻辑门电路符号：逻辑门电路符号：26异或门（异或门（XORXOR）v逻辑表达式：逻辑表达式：v运算规则：运算规则：相异得相异得1 1v真值表：真值表：A AB BF F0 00 00 00 01 11 11 10 01 11 11 10 0v逻辑门电路符号：逻辑门电路符号：F FABABABABABAB27同或门（同或门（XNORXNOR）v逻辑表达式：逻辑表达式：v运算规则：运算规则：相同得相同得1 1v真值表：真值表：A AB BF F0 00 01 10 01 10 01 10 00 01 11 11 1F FABABABABA BA Bv逻辑门电路符号：逻辑门电路符号：28二、逻辑门二、逻辑门v单极型逻辑门（单极型逻辑门（MOSMOS型逻辑门）型逻辑门）29逻辑符号对照逻辑符号对照:国家标准国家标准曾用标准曾用标准美国标准美国标准30三、逻辑代数的基本定律三、逻辑代数的基本定律31v交换律：交换律：A+B=B+A A+B=B+A AB=BA AB=BAv结合律：结合律：A+(B+C)=(A+B)+C A+(B+C)=(A+B)+C A(BC)=A(BC)=(AB)C(AB)Cv分配律：分配律：A+BC=A+BC=(A+B)(A+C)(A+B)(A+C)A(B+C)=A(B+C)=AB+ACAB+AC32v吸收律：吸收律：A+AB=A A+AB=A A(A+B)=A A(A+B)=Av第二吸收律：第二吸收律：A+AB=A+B A+AB=A+B A(A+B)=AB A(A+B)=ABv反演律：反演律：A+B=AB A+B=AB AB=A+B AB=A+B33v包含律：包含律：AB+AC+BC=AB+AC AB+AC+BC=AB+AC (A+B)(A+C)(B+C)=(A+B)(A+C)(A+B)(A+C)(B+C)=(A+B)(A+C)v重叠律：重叠律：A+A=A A+A=A AA=A AA=Av互补律：互补律：A+A=1 A+A=1 AA=0 AA=034v0-10-1律：律：0+A=A 0+A=A 1A=A 1A=A 0A=0 0A=0 1+A=1 1+A=135四、逻辑函数的化简四、逻辑函数的化简v化简：将一个逻辑函数变换成一个形式更简单、与之等效的逻辑函数。v在设计逻辑电路时，每个逻辑表达式是和一个逻辑电路相对应，因此必须将逻辑表达式进行化简，以减少实现它的电路所用元器件。v化简方法：代数化简法，卡诺图化简法v代数化简法:直接利用逻辑代数的基本公式和规则进行化简。要求熟练地掌握逻辑函数的公式，且技巧性很强，并经过多次训练才能进行快速化简。化简的结果是否最简不易判断。v卡诺图化简法：是一种借助于卡诺图的几何化简法，肯定能得到最简结果。但仅适用于变量较少的情况。36四、逻辑函数的化简四、逻辑函数的化简-代数化简法37(5)配项法 有些函数很难直接用上述方法来化简，不妨利用互补律公式，先将某些项乘以（A+A），展开后再消去更多的项；也可以先适当加上一些多余项或无关项，然后再简化。配项的原则：增加的新项不会影响原始函数的逻辑关系；新增加的项要有利于其他项的合并.一般来说，化简时要注意以下几点：v尽可能先使用并项法、吸收法、消去法、取消法等简单方法进行化简，当这些方法不凑效时，再考虑使用配项法。v如果原始函数不是“与或”式，需先将其转换成“与或”式，然后再化简。v化简后得到的最简表达式不一定是唯一的，但它们中的“与”项个数及“与”项中的因子数都应该是最少的。四、逻辑函数的化简四、逻辑函数的化简38x.3 x.3 组合逻辑电路组合逻辑电路 组合逻辑电路设计方法组合逻辑电路设计方法一一 二进制加法器二进制加法器二二 译码器译码器三三 算术逻辑运算单元算术逻辑运算单元ALU四四 数据选择器数据选择器五五39一、组合逻辑电路设计方法v组合逻辑电路的特点：逻辑电路的输出状态仅和当时的输入状态有关，而与过去的输入状态无关。即当输入信号变化时，输出信号也跟着变化。v常用的组合逻辑电路：加法器、算术逻辑单元、译码器、数据选择器等。v在计算机CPU设计中，组合逻辑电路通常被用来产生控制信号，输入可能是指令的操作码和状态信号，而其输出则是寄存器、存储器等等的写入控制信号和数据选择信号。v组合逻辑电路的设计步骤如下：分析该逻辑电路的逻辑要求；根据逻辑要求确定输入变量和输出变量；将输入输出关系表示成真值表；根据真值表写出输出函数的逻辑表达式，并化简；画出逻辑电路。40二、二进制加法器v加法器:计算机基本运算部件之一。v所有的算术运算加、减、乘、除都可以分解成加法和移位操作。v加法器分类：半加器：不考虑低位进位输入，两个二进制数码相加的电路。H Hi iX Xi iY Yi i C Ci+1i+1X Xi iY Yi i全加器：考虑低位进位输入的加法器输入变量：3个，即加数Xi、被加数Yi和低位来的进位Ci；输出变量：2个，即本位的和Si、向高位的进位Ci1。全加器真值表Xi Yi Ci Fi Ci10 0 0 0 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1Xi Yi Hi Ci10 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1半加器真值表41二、二进制加法器v由真值表可得全加器输出Fi和进位输出 Ci1的表达式为：v化简可得：F Fi i=X=Xi i Y Yi i C Ci iC Ci i1 1=X=Xi iY Yi i+（X Xi iY Yi i）C Ci i =X =Xi iY Yi i+（X Xi i Y Yi i）C Ci i F Fi i=X=Xi iY Yi iC Ci i+X+Xi iY Yi iC Ci i+X+Xi iY Yi iC Ci i+X+Xi iY Yi iC Ci i C Ci i1 1=X=Xi iY Yi iC Ci i+X+Xi iY Yi iC Ci i+X+Xi iY Yi iC Ci i+X+Xi iY Yi iC Ci i42一位全加器逻辑电路一位全加器逻辑电路一位全加器逻辑框图FiCiYiXiCi+1FAFiCiYiXiCi+1 F Fi i=X=Xi i Y Yi i C Ci iC Ci i1 1=X=Xi iY Yi i+（X Xi iY Yi i）C Ci i =X =Xi iY Yi i+（X Xi i Y Yi i）C Ci i43四位二进制加法器四位二进制加法器v由4个全加器串连构成行波进位加法器特点：位间进位是串行传送（称为行波进位），即本位全加和Fi必须等低位进位Ci来到后才能得到。缺点：加法时间与位数有关，速度较慢。44四位二进制并行进位加法器四位二进制并行进位加法器v在4个全加器基础上进行改造，以便并行产生进位，构成并行进位加法器。45三、算术逻辑运算单元三、算术逻辑运算单元ALUALUvALUALU（A Arithmetic&Logic Unitrithmetic&Logic Unit）：即算术逻辑）：即算术逻辑运算单元。一种功能较强的组合逻辑电路，可以运算单元。一种功能较强的组合逻辑电路，可以多种多种算术运算和逻辑运算算术运算和逻辑运算。全加器：只能对输入数据进行加法运算。ALU的特点：在全加器基础上，增加一些逻辑电路和功能控制信号线，可完成多功能的算术逻辑运算。(功能扩展功能扩展)内部提供并行（先行）进位逻辑，可以几乎同时产生各位的进位，从而实现高速运算。（并行进位）。（并行进位）46如何进行功能扩展？如何进行功能扩展？基本思想基本思想：v在全加器的输入端插入一个在全加器的输入端插入一个函数发生器电路。函数发生器函数发生器电路。函数发生器在控制参数在控制参数s0,s1,s2,s3s0,s1,s2,s3的控的控制下，将输入量制下，将输入量AiAi和和BiBi进行组进行组合，产生组合函数合，产生组合函数XiXi和和Yi,Yi,然然后组合函数后组合函数XiXi和和YiYi，以及相邻，以及相邻低位送来的进位一起通过全加低位送来的进位一起通过全加器进行全加。器进行全加。v不同的控制参数可以得到不不同的控制参数可以得到不同的组合函数，从而可实现多同的组合函数，从而可实现多种不同的算术运算和逻辑运算。种不同的算术运算和逻辑运算。47S0 S1 Yi S2 S3 Xi 0 00 11 01 10 00 11 01 1 1XiYi 与控制参数、输入量的关系与控制参数、输入量的关系（书（书p47表表2.4）48v进一步化简，并代入进一步化简，并代入F Fi i和和C Cn+i+1n+i+1,可得到可得到ALUALU的某一位逻辑表达式如下的某一位逻辑表达式如下:49v4 4位位ALUALUv 问题：内部是串行进位还是并行进位：内部是串行进位还是并行进位？回答：由上图结构中可以看出 Cn1Y0X0Cn Cn2Y1X1Cn1 Cn3Y2X2Cn2 Cn4Y3X3Cn3显然是一个串行进位！速度慢，为了实现快速ALU，需加以改进。50v思考：思考：C Cn ni i与与X X、Y Y有关，而每一位中有关，而每一位中X X、Y Y的产生是否同时？的产生是否同时？答：由于每一位中X、Y的产生是同时的，则可以由下面方法算出并行进位的 Cn1 Cn4：第0位向第1位的进位公式为 C Cn n1 1Y Y0 0X X0 0C Cn n第1位向第2位的进位公式为C Cn n2 2 Y Y1 1X X1 1C Cn n1 1 Y Y1 1Y Y0 0X X1 1X X0 0X X1 1C Cn n第2位向第3位的进位公式为C Cn n3 3 Y Y2 2X X2 2C Cn n2 2 Y Y2 2Y Y1 1X X1 1Y Y0 0X X1 1X X2 2X X0 0X X1 1X X2 2C Cn n第3位的进位输出（即整个4位运算进位输出）公式为C Cn n4 4 Y Y3 3X X3 3C Cn n3 3 Y Y3 3Y Y2 2X X3 3Y Y1 1X X2 2X X3 3Y Y0 0X X1 1X X2 2X X3 3X X0 0X X1 1X X2 2X X3 3C Cn n 如何实现内部并行进位？如何实现内部并行进位？51令令 G GY Y3 3Y Y2 2X X3 3Y Y1 1X X2 2X X3 3Y Y0 0X X1 1X X2 2X X3 3 P PX X0 0X X1 1X X2 2X X3 3则则 C Cn+4n+4=G+=G+P PC Cn nG G 为进位发生（函数）输出为进位发生（函数）输出P P 为进位传送（函数）输出为进位传送（函数）输出增加增加P P和和G G的目的：在于实现多片（组）的目的：在于实现多片（组）ALUALU之间的先行进位。之间的先行进位。52ALUALU芯片实例：芯片实例：7418174181v74181(SN74181,74LS181)(SN74181,74LS181)是国际流行的是国际流行的4位ALUALU，属于，属于中规模集成电路芯片。中规模集成电路芯片。可以实现可以实现4 4位二进制数的算术运算（位二进制数的算术运算（1616种）和逻辑种）和逻辑运算（运算（1616种）；种）；片内用先行进位；可以用多个可以用多个7418174181组成更多位数的算术组成更多位数的算术/逻辑运算部逻辑运算部件。例如，用件。例如，用4 4片片7418174181可组成可组成1616位的位的ALUALU。片间进位：串行串行；并行并行（需要用到片间先行进位发（需要用到片间先行进位发生器或先行进位部件，生器或先行进位部件，7418274182）。）。5374181ALU74181ALU的方框图的方框图:v具有正逻辑和负逻辑两种具有正逻辑和负逻辑两种内部逻辑结构图见下页5474181ALU74181ALU逻辑图（逻辑图（1 1）Bi5574181ALU74181ALU逻辑图（逻辑图（2 2）X0Y0CnMF0异或门=n000CXYF5674181ALU74181ALU逻辑图（逻辑图（2 2）P GX3Y3X2Y2X1Y1X0Y0 CnGY3Y2X3Y1X2X3Y0X1X2X3PX0X1X2X35774181ALU74181ALU逻辑图（总体）逻辑图（总体）5874181ALU74181ALU：v算术逻辑运算的实现：算术逻辑运算的实现：M=LM=L时，对进位信号没有影响，做算术运算时，对进位信号没有影响，做算术运算M=HM=H时，进位门被封锁，做逻辑运算时，进位门被封锁，做逻辑运算v说明：说明：7418174181执行正逻辑输入执行正逻辑输入/输出方式的一组算术运算输出方式的一组算术运算和逻辑运算和负逻辑输入和逻辑运算和负逻辑输入/输出方式的一组算术输出方式的一组算术运算和逻辑运算是等效的。运算和逻辑运算是等效的。A=BA=B端：可以判断两个数是否相等。端：可以判断两个数是否相等。减法是用补码方式进行的，其中数的按位取反在减法是用补码方式进行的，其中数的按位取反在内部完成，而结果输出内部完成，而结果输出“A“A减减B B减减1”1”。因此做减。因此做减法时必须在最末尾产生一个强迫进位（加法时必须在最末尾产生一个强迫进位（加1 1）。）。59如何利用如何利用7418174181组成组成1616位位ALU?ALU?Cn+x=G0+P0Cn Cn+y=G1+P1Cn+xCn+z=G2+P2Cn+y Cn+4=G3+P3Cn+z片内先行进位片内先行进位,片间串行进位片间串行进位CnCn+XCn+YCn+ZCn+460两级先行进位两级先行进位ALUALU：4 4片（组）的先行进位逻辑片（组）的先行进位逻辑 Cn+x=G0+P0Cn Cn+y=G1+P1Cn+x=G1+G0P1+P0P1Cn Cn+x=G2+P2Cn+y =G2+G1P2+G0P1P2+P0P1P2Cn Cn+4=G3+P3Cn+z =G3+G2P3+G1P2P3+G0P1P2P3+P0P1P2P3Cn =G*+P*CnG G*为成组先行进位发生为成组先行进位发生(函数函数)输出输出P P*为成组先行进位传送为成组先行进位传送(函数函数)输出输出61成组先行进位部件成组先行进位部件CLACLA的逻辑图（如的逻辑图（如74182CLA74182CLA）62例例:设计设计1616位先行进位位先行进位ALUALU片内先行进位片内先行进位,片间先行进位片间先行进位.633232位位ALUALU逻辑方框图逻辑方框图 2个74L1828个4位ALU74L1816464位组间先行进位位组间先行进位ALU65四、译码器四、译码器v译码器功能：把输入编码译成相应的控制电位，作为芯译码器功能：把输入编码译成相应的控制电位，作为芯片的片选信号或其他操作控制信号。片的片选信号或其他操作控制信号。v特点：特点：有n个输入变量，2n个输出变量（n 2n）；n个输入信号具有2n个编码对应于2n条输出线输出：当输入为某一编码时，对应仅有一根输出为“0”（或为“1”），其余输出均为“1”（或为“0”）。v常用的译码器芯片：常用的译码器芯片：74LS139：双24译码器（n2）74LS138：38译码器（n3）6674LS13974LS139v内部集成两个内部集成两个2 24 4译码器；译码器；v功能表：功能表：“使能”控制端E：用来控制译码器是否工作，当E端为“1”时，禁止译码器工作，此时译码器的所有输出线均为无效即“1”。输入输入输出输出EBAY3Y2Y1Y0HLLLLXLLHHXLHLHHHHHLHHHLHHHLHHHLHHHX：指可以取值：指可以取值1或者或者06774LS13974LS139v按照真值表，四个输出的逻辑代数式为：按照真值表，四个输出的逻辑代数式为：v2 24 4译码器逻辑电路：译码器逻辑电路：Y0Y1Y2Y3EAB6874LS13874LS138v3 3输入输入8 8输出的输出的译码器：译码器：3 38 8译码器；译码器；v功能表：功能表：输输 入入输输 出出G1G2AG2BC B AY7 Y6 Y5 Y4 Y3 Y2 Y1 Y01 0 00 0 0 1 1 1 1 1 1 1 0 1 0 00 0 1 1 1 1 1 1 1 0 11 0 00 1 0 1 1 1 1 1 0 1 11 0 00 1 1 1 1 1 1 0 1 1 11 0 01 0 0 1 1 1 0 1 1 1 11 0 01 0 1 1 1 0 1 1 1 1 11 0 01 1 0 1 0 1 1 1 1 1 11 0 01 1 1 0 1 1 1 1 1 1 10 X XX X X 1 1 1 1 1 1 1 1X 1 XX X X 1 1 1 1 1 1 1 1X X 1X X X 1 1 1 1 1 1 1 1 当当当当G1 GG1 GG1 GG1 G2A 2A 2A 2A G G G G2B2B2B2BHLLHLLHLLHLL时，译码时，译码时，译码时，译码器才工作。器才工作。器才工作。器才工作。输输 入入输输 出出G1G2AG2BC B AY7 Y6 Y5 Y4 Y3 Y2 Y1 Y01 0 00 0 0 1 1 1 1 1 1 1 0 1 0 00 0 1 1 1 1 1 1 1 0 11 0 00 1 0 1 1 1 1 1 0 1 11 0 00 1 1 1 1 1 1 0 1 1 11 0 01 0 0 1 1 1 0 1 1 1 11 0 01 0 1 1 1 0 1 1 1 1 11 0 01 1 0 1 0 1 1 1 1 1 11 0 01 1 1 0 1 1 1 1 1 1 10 X XX X X 1 1 1 1 1 1 1 1X 1 XX X X 1 1 1 1 1 1 1 1X X 1X X X 1 1 1 1 1 1 1 169五、数据选择器v数据选择器也称多路选择开关。v数据选择器是从2n个输入数据中选择一个送到输出端，选择哪一个输入数据由n位地址输入来选择决定。70作业：作业：vPPTPPT：p43-44p43-44，试写出，试写出XiXi、YiYi的化简过程的化简过程v阅读阅读:教材教材p46-50 ALUp46-50 ALU的组成原理，的组成原理，74181 74181功能功能v阅读：参考书，译码器、数据选择器的组成原理阅读：参考书，译码器、数据选择器的组成原理71x.4 x.4 时序逻辑电路时序逻辑电路 触发器和锁存器触发器和锁存器 一一 寄存器寄存器二二 计数器计数器三三 移位寄存器移位寄存器四四72v时序逻辑电路的基本部件：触发器。v电路的输出不仅与当前的输入状态有关，而且还与前一时刻的状态有关。v计算机中常用的时序逻辑电路：寄存器、移位寄存器、计数器等。73一、一、触发器和锁存器触发器和锁存器 v（1 1）电平触发方式触发器）电平触发方式触发器vC C：时钟信号时钟信号vD D：数据输入信号数据输入信号vQ Q：输出信号，代表输出信号，代表触发器的状态触发器的状态，即储存了，即储存了0/10/1vQ Q：反相输出信号：反相输出信号74一、一、触发器和锁存器触发器和锁存器 v（1 1）电平触发方式触发器）电平触发方式触发器v特点：触发器只在时钟信号C为触发约定电平高电平（或低电平）时，才接收输入数据D（至Q端），否则，触发器状态保持不变。在时钟信号C为触发约定电平时，输出Q端的状态随着输入端D的变化而变化；v电平触发方式触发器又称为D锁存器，主要用作存储器的地址锁存器，以使CPU发出的地址在整个存储器读或写周期保持稳定不变。75一、一、触发器和锁存器触发器和锁存器 v（2 2）边沿触发方式触发器）边沿触发方式触发器vCP：时钟信号时钟信号D：数据输入数据输入vRD：异步清零端，任何时间该信号为异步清零端，任何时间该信号为0，则，则Q端必清零端必清零vSD：异步置位端，任何时间该信号为异步置位端，任何时间该信号为0，则，则Q端必置端必置1vQ：输出信号，代表输出信号，代表触发器的状态；触发器的状态；Q：反相输出信号：反相输出信号76一、一、触发器和锁存器触发器和锁存器 v（2 2）边沿触发方式触发器）边沿触发方式触发器v特点：触发器只在时钟脉冲CP的约定边沿（上升沿或下降沿）来到时，才接收输入数据D（至Q端），否则，触发器状态保持不变。在时钟信号C为高电平或者低电平时，输出Q端的状态不会随着输入端D的变化而变化；v常用的正边沿触发器之一就是D触发器，由于它在CP上升沿以外时间出现在D端的数据变化和干扰信号不会被接收，因此具有很强的抗干扰能力而得到广泛应用。它一般可用来组成寄存器、计数器和移位寄存器等。77二、寄存器二、寄存器v功能：存储多位二进制信息。v组成：由一组触发器组成，所有触发器采用同一个时钟信号或其他控制信号，以便进行统一的打入或其他控制操作。v由n位触发器构成的寄存器称为n位寄存器，它可以存储n位二进制信息。78二、寄存器二、寄存器v工作原理：当时钟脉冲CP到来时，寄存器的输入数据（D3D0）同时打入寄存器，即输入存放输出到寄存器的输出端（Q3Q0）。vCLR：寄存器清零信号，为低电平时，寄存器的输出端清为零。79二、寄存器二、寄存器v带清零端的8D触发器74LS273芯片MR：清零信号，当为低电平时，无论输入D是什么，输出Q均为0。CP：寄存器打入脉冲信号，当CP来一上升沿，则将输入端D数据打到输出端Q，并在下一上升沿来到之前，Q端保持不变。80三、移位寄存器三、移位寄存器v功能：对数据进行移位。v组成：由多个触发器组成，一个触发器的输出接到另一个触发器的输入，当公共时钟信号CP上升沿时，所有触发器的输出均写入相邻的下一个触发器中，从而实现移位。v通常，移位寄存器同时具备置数、左移、右移等功能。81三、移位寄存器三、移位寄存器v74LS299信号：S1、S0：功能选择 OE1、OE2：输出使能I/O0I/O7：数据线MR：清零DS0：右移时，将其移入最高位Q0。Q7：右移时，最低位从Q7移出。DS7：左移时，将其移入最低位Q7。Q0：左移时，最高位从Q0移出。82三、移位寄存器三、移位寄存器三态门83四、计数器四、计数器按功能分：加法计数器：1计数减法计数器：1计数可逆计数器：即可1计数又可1计数按进位制分：二进制计数器：低位触发器逢2进1。十进制计数器：采用BCD码计数。v在计算机中使用的大多是同步二进制计数器，用来作为程序计数器PC。84四、计数器四、计数器v74LS161:4位二进制计数器v特性：4位二进制、同步、带进位输出的加法计数器v功能：置数、清零、加1计数、保持v信号：CLR#：异步清零信号LOAD#：置数控制信号，为低电平时，在时钟脉冲CLK上跳沿，将输入信号DA打入计数器QDQAENP、ENT：计数使能信号，都为高电平时，1计数RCO：进位输出信号，当计数器加1计数到1111（即15）时，下一个时钟上升沿则使计数器输出QDQA变为0000，此时RCO输出一个时钟周期的高电平，用于芯片串联时提供进位；85四、计数器四、计数器86四、计数器四、计数器8788三态门（电路）及其用途三态门（电路）及其用途v三态门，是指逻辑门的输出除有高、低电平两种三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态状态外，还有第三种状态高阻状态高阻状态的门电路的门电路 高阻态相当于隔断状态。高阻态相当于隔断状态。三态门都有一个三态门都有一个ENEN控制控制使能端，来控制门电路的通断。使能端，来控制门电路的通断。89总线收发器：单向传送功能的总线收发器：单向传送功能的742447424490总线收发器：双向传送功能的总线收发器：双向传送功能的7424574245G#G#DIRDIR 操作操作L LL LB B数据送到数据送到A A总线总线L LH HA A数据送到数据送到B B总线总线H HX X隔离隔离返回91个人观点供参考，欢迎讨论！