(微机原理)第五章-存储器系统课件

(微机原理)第五章存储器系统(微机原理)第五章 存储器系统1不同的存储原理不同的存储原理双极型：双极型：MOS型型掩膜掩膜ROM 一次性可一次性可编程程PROM紫外紫外线可擦除可擦除EPROM 电可擦除可擦除E2PROM 快快闪存存储器器FLASH易失性易失性 存存储器器非易失性非易失性存存储器器静静态SRAM 动态DRAM存取速度快，但集成度低，一般用于大存取速度快，但集成度低，一般用于大型型计算机或高速微机的算机或高速微机的Cache；速度速度较快，集成度快，集成度较低，低，一般用于一般用于对速度要求高、速度要求高、而容量不大的而容量不大的场合合（Cache）集成度集成度较高但存取速度高但存取速度较低，一般用于需低，一般用于需较大容量大容量的的场合（主存）。合（主存）。半半导体体存存储器器磁介磁介质存存储器器 磁磁带、软磁磁盘、硬磁、硬磁盘光介光介质存存储器器 只只读型、一次写入型、多次写入型型、一次写入型、多次写入型 2024/6/182/54不同的存储原理双极型：MOS型掩膜ROM 易2不同的读写策略不同的读写策略一.一.数据数据访问方式方式并行存并行存储器器(Parallel Memory)串行存串行存储器器(Serial Memory)二.二.数据存取数据存取顺序序 1.随机存取随机存取（直接存取）（直接存取）可按地址随机可按地址随机访问；访问时间与地址无关；与地址无关；2.顺序存取序存取(先先进先出先出)FIFO、队列列(queue)3.堆堆栈存存储先先进后出后出(FILO)/后后进先出先出(LIFO)；向下生成和向上生成；向下生成和向上生成；实栈顶(堆堆栈指指针SP)；2024/6/183/54不同的读写策略数据访问方式2023/8/93/543堆栈的生成方式堆栈的生成方式2024/6/184/54堆栈的生成方式2023/8/94/544静态静态RAM芯片的引脚特性芯片的引脚特性从三从三总线的角度看：的角度看：1.地址地址线数目数目A、数据、数据线数目数目D与芯片容量与芯片容量（MN）直接相关：）直接相关：2A=MD=N2.控制信号控制信号应包括：片包括：片选信号和信号和读/写信号写信号所以，所以，6264容量：容量：21388K8可可见6264为RAM芯片芯片75/422024/6/185/54静态RAM芯片的引脚特性从三总线的角度看：1.地址线数目5 产产品品出出厂厂时时存存的的全全是是1，用用户户可可一一次次性性写写入入，即即把把某某些些1改为改为0。但只能。但只能一次编程一次编程。存存储储单单元元多多采采用用熔熔丝丝低低熔熔点点金金属属或或多多晶晶硅硅。写写入入时时设设法法在在熔熔丝丝上上通通入入较较大大的的电流将熔丝烧断。电流将熔丝烧断。编程程时VCC和和字字线电压提高提高可编程只读存储器可编程只读存储器PROM2024/6/186/54 产品出厂时存的全是1，用户可一次性写入，即把某些1改为紫外线可擦除紫外线可擦除ROM(UVEPROM)擦擦除除：用用紫紫外外线线或或X射射线线擦除。需擦除。需2030分钟。分钟。缺缺点点：需需要要两两个个MOS管管；编编程程电电压压偏偏高高；P沟沟道道管管的的开关速度低。开关速度低。浮浮栅栅上上电电荷荷可可长长期期保保存存在在125环环境境温温度度下下，70%的电荷能保存的电荷能保存10年以上。年以上。2024/6/187/54紫外线可擦除ROM(UVEPROM)擦除：用紫外线或X7写入（写写入（写0）擦除（写擦除（写1）读出读出 特点：擦除和写入均利用隧道效应。特点：擦除和写入均利用隧道效应。浮浮栅栅与与漏漏区区间间的的氧氧化化物物层层极极薄薄（20纳纳米米以以下下），称称为为隧隧道道区区。当当隧隧道道区区电电场场大大于于107V/cm时时隧隧道道区双向导通。区双向导通。电可擦除的电可擦除的ROM(EEPROM)2024/6/188/54写入（写0）擦除（写1）读出 特点：擦除和写入均利8快闪存储器快闪存储器(Flash Memory)（1）写写入入利利用用雪雪崩崩注注入入法法。源源极极接接地地；漏漏极极接接6V；控制栅控制栅12V脉冲，宽脉冲，宽10 s。（2）擦擦除除用用隧隧道道效效应应。控控制制栅栅接接地地；源源极极接接12V脉脉冲冲，宽宽为为100ms。因因为为片片内内所所有有叠叠栅栅管管的的源源极极都都连连在在一一起起，所所以以一一个个脉脉冲冲就就可可擦除全部单元。擦除全部单元。（3）读出：源极接地，字线为）读出：源极接地，字线为5V逻辑高电平。逻辑高电平。2024/6/189/54快闪存储器(Flash Memory)（1）写入利用雪半导体存储芯片的主要技术指标半导体存储芯片的主要技术指标1 1存储容量存储容量2 2存取速度存取速度3 3功耗功耗4 4可靠性可靠性 5 5工作电源电压、工作温度范围、可编程工作电源电压、工作温度范围、可编程存储器的编程次数存储器的编程次数、成本、成本注意存储器的容量以注意存储器的容量以字节（字节（B B）为单位，为单位，而存储芯片的容量以而存储芯片的容量以位（位（b b）为单位。为单位。即存取时间，以即存取时间，以nsns为单位，也可用存取为单位，也可用存取时间时间TaTa、存取周期、存取周期TmTm和存储器带宽和存储器带宽BmBm等表示。等表示。可用可用平均故障间隔时间平均故障间隔时间来衡量来衡量以以mW/mW/芯片芯片或或W/W/单元单元为单位为单位2024/6/1810/54半导体存储芯片的主要技术指标存储容量注意存储器的容量以字节10存储容量单位存储容量单位1 kilobyte KB=1000(103)Byte 1 megabyte MB=1 000 000(106)Byte 1 gigabyte GB=1 000 000 000(109)Byte 1 terabyte TB=1 000 000 000 000(1012)Byte 23.32=102102202302024/6/1811/54存储容量单位23.32=102102202302023/11现代计算机的四级存储结构：现代计算机的四级存储结构：寄存器寄存器 Cache 主存主存 辅存存CPU内部高内部高速速电子子线路路(如触如触发器器)一一级：在：在CPU内部内部二二级：在：在CPU外部外部 一般一般为静静态随随机存机存储器器SRAM。一般一般为半半导体存体存储器，也称器，也称为短期存短期存储器；解决器；解决读写写速度速度问题；包括磁包括磁盘（中期存（中期存储器）、磁器）、磁带、光、光盘（长期存期存储）等；）等；解决存解决存储容量容量问题；其中：其中：cache-主存主存结构解决构解决高速度与低成本高速度与低成本的矛盾；的矛盾；主存主存-辅存存结构利用虚构利用虚拟存存储器解决器解决大容量与低成本大容量与低成本的矛盾；的矛盾；2024/6/1812/54现代计算机的四级存储结构：CPU内部高速电子线路(如触发器)12现代计算机中的多级存储器体系结构现代计算机中的多级存储器体系结构现代计算机中的多级存储器体系结构13(微机原理)第五章-存储器系统课件1寄存器组寄存器组特点：读写速度快但数量较少；其数量、长度以及使用方法特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。会影响指令集的设计。组成：一组彼此独立的组成：一组彼此独立的Reg，或小规模半导体存储器。，或小规模半导体存储器。RISC：设置较多：设置较多Reg，并依靠编译器来使其使用最大化。，并依靠编译器来使其使用最大化。2Cache高速小容量高速小容量(几十千到几兆字节几十千到几兆字节)；借助硬件管理对程序员透明；借助硬件管理对程序员透明；命中率与失效率命中率与失效率；3主（内）存主（内）存编址方式：字节编址编址方式：字节编址信息存放方式：大信息存放方式：大/小端系统小端系统、对齐方式对齐方式4辅（外）存辅（外）存信息以文件信息以文件(file)的形式存放，按块为单位进行存取。的形式存放，按块为单位进行存取。虚拟存储技术虚拟存储技术2024/6/1815/54寄存器组2023/8/915/5415cache的的功效功效设cache 的存取的存取时间为tc，命中率，命中率为h，主存的存取，主存的存取时间为tm，则平均存取平均存取时间：ta=tc h+(tc+tm)(1-h)【例【例5.1】某微机存某微机存储器系器系统由一由一级cache 和主存和主存组成。已知成。已知主存的存取主存的存取时间为80 ns，cache 的存取的存取时间为6 ns，cache的命中率的命中率为85%，试求求该存存储系系统的平均存取的平均存取时间。ta=6 ns85%+(6+80)ns(1-85%)=5.1+12.9=18 ns cache命中率与命中率与其其大小、替大小、替换算法、程序特性等因素有关。算法、程序特性等因素有关。cache未命中未命中时CPU还需要需要访问主存，反而延主存，反而延长了存取了存取时间。2024/6/1816/54cache的功效设cache 的存取时间为tc，命中率为h，16存储芯片的选择存储芯片的选择1 确定确定类型型 根据不同根据不同应用用场合的特点确定采用何种合的特点确定采用何种类型的芯片，如考型的芯片，如考虑选用用SRAM还是是DRAM，是否需要，是否需要E2PROM、FLASH等等；等等；2 确定具体型号及数量确定具体型号及数量根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量思考：若要求思考：若要求扩展展64K容量的内存，以下几种容量的内存，以下几种选择哪种最哪种最优？64K*1的芯片数量的芯片数量N(64K*8)/(64K*1)1*8片片;8K*8的芯片数量的芯片数量N(64K*8)/(8K*8)8*1片；片；16K*4的芯片数量的芯片数量N(64K*8)/(16K*4)4*2片；片；显然，芯片的然，芯片的种种类和数量和数量应越少越好；在芯片数量相同越少越好；在芯片数量相同的情况下的情况下应考考虑总线的的负载能力和系能力和系统连接的复接的复杂性。性。从从总线负载和系和系统连接来看，第一种接来看，第一种选择较好。好。17/422024/6/1817/54存储芯片的选择 确定类型思考：若要求扩展64K容量的内存，17内（主）存储器的基本结构内（主）存储器的基本结构存存储芯片芯片存存储模模块存存储体体 进行行位位扩展展 以以实现按字按字节编址的址的结构构 进行行字字扩展展 以以满足足总容量容量的要求的要求存存储体、地址体、地址译码、数据数据缓冲和冲和读写控制写控制 位位扩展展：因每个字的位数不：因每个字的位数不够而而扩展数据展数据输出出线的数目；的数目；字字扩展展：因因总的字数不的字数不够而而扩展地址展地址输入入线的数目，所以也称的数目，所以也称为地址地址扩展；展；并行存并行存储器、多端口器、多端口存存储器、相器、相联存存储器等器等2024/6/1818/54内（主）存储器的基本结构存储芯片存储模块存储体 进行18存储芯片的位扩展存储芯片的位扩展64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/OA0 A15R/WCSD0D7等效等效为64K*8A0 A15D0 D7R/WCS用用64K1bit的芯片的芯片扩展展实现64KB存存储器器 进行位行位扩展展时，模，模块中所有芯片的中所有芯片的地址地址线和控制和控制线互互连形形成整个模成整个模块的地址的地址线和控制和控制线，而各芯片的，而各芯片的数据数据线并列（位并列（位线扩展）展）形成整个模形成整个模块的数据的数据线（8bit宽度）。度）。19/422024/6/1819/54存储芯片的位扩展 A0 A15R/WCSD19存储芯片的字扩展存储芯片的字扩展用用8K8bit的芯片的芯片扩展展实现64KB存存储器器64K*8A0 A15D0 D7R/WCS等效等效为A0 A12R/WD0 D764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D07CS1 8K*8D07CS 3-8译码器器Y0Y1Y7A13 A14 A15 进行字行字扩展展时，模，模块中所有芯片的中所有芯片的地址地址线、控制、控制线和数据和数据线互互连形成整个模形成整个模块的低位地址的低位地址线、控制、控制线和数据和数据线，CPU的高位地址的高位地址线（扩展的字展的字线）被用来）被用来译码以形成以形成对各个芯片的各个芯片的选择线 片片选线。2024/6/1820/54存储芯片的字扩展用8K8bit的芯片扩展实现64KB存储器20存储芯片的字、位同时扩展存储芯片的字、位同时扩展用用16K4bit的芯片的芯片扩展展实现64KB存存储器器16K*416K*4A0 A13R/WD0 D3D4 D724译码器器A15A14CS64K*8A0 A15D0 D7R/WCS等效等效为16K*416K*416K*416K*416K*416K*4 首先首先对芯片芯片分分组进行位行位扩展展，以以实现按字按字节编址；址；其次其次设计个芯片个芯片组的的片片选进行行字字扩展展，以，以满足容量要足容量要求；求；2024/6/1821/54存储芯片的字、位同时扩展用16K4bit的芯片扩展实现6421两级物理地址译码方案两级物理地址译码方案读读/写控制信号、数据写控制信号、数据宽度指示信号、传送宽度指示信号、传送方式指示信号，等方式指示信号，等2024/6/1822/54两级物理地址译码方案读/写控制信号、数据宽度指示信号、传送方22 假设某系统地址总线宽度为假设某系统地址总线宽度为20 bit，现需要将，现需要将0C0000H 0CFFFFH地址范围划分为地址范围划分为8个同样大小的地址空间，提个同样大小的地址空间，提供给总线上的供给总线上的8个模块，试设计相应的译码电路。个模块，试设计相应的译码电路。模块模块A19 A16A15A14A13A12A0地址空间地址空间(范围范围)1100000111111111111100000000000000C1FFFH0C0000H1100001111111111111100000000000000C3FFFH0C2000H1100010111111111111100000000000000C5FFFH0C4000H1100011111111111111100000000000000C7FFFH0C6000H1100100111111111111100000000000000C9FFFH0C8000H1100101111111111111100000000000000CBFFFH0CA000H1100110111111111111100000000000000CDFFFH0CC000H1100111111111111111100000000000000CFFFFH0CE000H 假设某系统地址总线宽度为20 bit，现需要将0C23全译码电全译码电路的实现路的实现全译码电路的实现24部分译码方式部分译码方式 最高段地址不最高段地址不参与译码，将会参与译码，将会因此存在因此存在地址重地址重叠叠，且模块，且模块地址地址不连续不连续。25/422024/6/1825/54部分译码方式 最高段地址不参与译码，将会因此存在地址重25线线译译码码方方式式 需较多选择线，需较多选择线，且同样存在且同样存在地址重地址重叠叠，且模块，且模块地址不地址不连续连续。只有一个片选有效只有一个片选有效（为（为0）。）。A19 A13A12 A0地址空间地址空间(范围范围)XXXXXX011111111111110000000000000？XXXXX1X11111111111110000000000000？XXXX0XX11111111111110000000000000？1XXXXXX11111111111110000000000000？思考：思考：试写出写出各芯片占用的各芯片占用的地址空地址空间。2024/6/1826/54线译码方式 需较多选择线，且同样存在地址重叠，且模块地74LS1383-8译码器218HA Y0B Y1C Y2 G1 Y3 Y4 G2A Y5 Y6G2B Y7 00010&A3A4A5+5VA6A7A8A9AENIORIOW&端口译码电路练习练习:分析图中分析图中74LS13874LS138各输出端的译码各输出端的译码地址范围。地址范围。2024/6/1827/5474LS138218HA Y0&A3&27三种译码方式的比较三种译码方式的比较1 1全译码全译码 系系统所有地址所有地址线全部都全部都应该参与参与译码：低段低段地址地址线应直接接在模直接接在模块上，上，寻址模址模块内内单元元；中段中段地址地址线译码后后产生片生片选信号信号区分不同模区分不同模块；高段高段地址地址线可用作片可用作片选信号有效的信号有效的使能控制使能控制；2 2部分译码部分译码 高高段地址信号不参与段地址信号不参与译码，会造成地址空，会造成地址空间的的重叠及不重叠及不连续。3 3线译码线译码 电路路结构构简单，但系，但系统必必须保保证参与参与片片选的地址的地址线不能同不能同时为有效有效电平平；同部分同部分译码法一法一样，因，因为有地址信号不参与有地址信号不参与译码，也存在，也存在地址地址重叠及不重叠及不连续的的问题；2024/6/1828/54三种译码方式的比较全译码2023/8/928/5428