常用的时序逻辑电路课件

5.4 5.4 若干常用的时序逻辑电路若干常用的时序逻辑电路5.4.2 5.4.2 计数器计数器5.4.1 5.4.1 寄存器寄存器5.4.3 5.4.3 序列码发生器序列码发生器5.4.4 5.4.4 数字电子钟数字电子钟 小小 结结5.3.1 5.3.1 寄存器寄存器移位寄存器移位寄存器寄存器寄存器单向移位寄存器单向移位寄存器双向移位寄存器双向移位寄存器寄存器的分类：寄存器的分类：一、寄存器一、寄存器四个同步四个同步RS触发器构成触发器构成 2.功能功能:74LS7574LS75真值表真值表 输入输入 输出输出 CP D Q 保持保持 1 1 0 1 1 0 11.1.逻辑图逻辑图1 1、中规模寄存器、中规模寄存器74LS7574LS752 2、中规模寄存器、中规模寄存器74LS17574LS175四个维持阻塞四个维持阻塞D触发器构成触发器构成 2.功能功能:74LS17574LS175真值表真值表 输入输入 输出输出R CP D Q 0 1 1 0 0 1 Q01.1.逻辑图逻辑图3 3、中规模寄存器、中规模寄存器CC4076CC4076异步置异步置0、输出三态控制、保持、输出三态控制、保持 2.CC4076CC4076功能功能:LD LDA A+LD+LDB B=1 =1 装入数据装入数据 LDLDA A+LD+LDB B=0 =0 保持保持 ENENA A=EN=ENB B=0 =0 输出允许输出允许 ENENA A+EN+ENB B=1 =1 高阻高阻 R RD D=0 =0 清清0 01.1.逻辑图逻辑图74LS75、74LS175、CC4076均为并行输入均为并行输入并行输出并行输出二、移位寄存器二、移位寄存器假设假设4是低位寄存器，是低位寄存器，1是高位寄存器是高位寄存器由由D触发器的特性方程可知：触发器的特性方程可知：在在CP脉冲的作用下，低位触发器的脉冲的作用下，低位触发器的状态送给高位，做高位的次态输出状态送给高位，做高位的次态输出左移寄存器左移寄存器欲存入数码欲存入数码1011，1011采用串行输入，只有一个数据输入端采用串行输入，只有一个数据输入端？解决的办法：解决的办法：在在 CP脉冲的作用下脉冲的作用下，依次送入数码，依次送入数码左移寄存器：左移寄存器：先送高位，后送低位先送高位，后送低位右移寄存器：右移寄存器：先送低位，后送高位先送低位，后送高位由于该电路为一左移寄存器，数码输入顺序为：由于该电路为一左移寄存器，数码输入顺序为：1011CPQ4 Q3 Q2 Q1欲存入数码欲存入数码1011即即D1D2D3D4=101111(D1)20(D2)1(D1)31(D3)0(D2)1(D1)41(D4)1(D3)0(D2)1(D1)1011CT74195CT74195功能表功能表输输入入输输出出Q0 Q1 Q2 Q3 3Q 1 1 0 0 d d0 0 d d3 3 0 0 0 0 1 d0 d1 d2 d3 3d 1 1 0 1 0 1 Q00 Q10 Q20 Q30 30Q 1 1 1 1 0 10 1 Q0n Q0n Q1n Q2n n2Q 1 1 1 1 0 00 0 0 Q0n Q1n Q2n n2Q 1 1 1 1 1 11 1 1 Q0n Q1n Q2n n2Q 0 3R CP LDSH D0D J K 1 1 1 1 1 01 0 n0Q Q0n Q1n Q2n n2Q四位单向移位寄存器四位单向移位寄存器CT74195CT74195四位单向移位寄存器四位单向移位寄存器CT74195CT741951.清清零零：R=0时时，输输出出为为“0000”2 送送数数：R=1，SH/LD=0时时，当当CP 时，执行并行送数时，执行并行送数3 右右移移：R=1，SH/LD=1时时，CP 时时，执行右移：，执行右移：Q0由由JK决决定定,Q0Q1，Q1Q2，Q2Q3（二）（二）功能功能（一）逻辑符号（一）逻辑符号输入输入输出输出1 12 23 3 d d0 0 d d3 3 保保 持持d0 d1 d2 d3 Q QQ0n1n 2n 0 Q0n Q1n Q2nQQ Q1n 2n3n QQ Q1n 2n3n 0 R CP DSR D0 D D3 3 MB MA DSL保保持持四位双向移位寄存器四位双向移位寄存器CT74194CT74194CT74194CT74194功能表功能表注：注：0-最高位最高位 .3-最低位最低位1.当当R=0 时，异步清零时，异步清零 2.当当MAMB时时，并并行行送数送数3.当当MAMB时，保持时，保持4.当当MA=1，MB=0时时，右右移移且数据从且数据从DSR 端串行输入端串行输入5.当当MA=0、MB=1 时时，左左移移且数据从且数据从DSL 端串行输入端串行输入三、四位双向移位寄存器三、四位双向移位寄存器CT74194CT74194（二）（二）功能功能（一）逻辑符号（一）逻辑符号5.4.2 5.4.2 计数器计数器分类分类同步同步异步异步任意进制任意进制移位寄存器型移位寄存器型用来计算输入脉冲数目用来计算输入脉冲数目按触发器翻转方式：同步和异步计数器按触发器翻转方式：同步和异步计数器按编码方式：二进制、二按编码方式：二进制、二十进制、循环码十进制、循环码计数器等计数器等按数字增减：加法、减法和可逆计数器按数字增减：加法、减法和可逆计数器按计数容量：十进制、六十进制计数器等按计数容量：十进制、六十进制计数器等1 1、计数器的分类、计数器的分类返回返回一、同步二进制计数器一、同步二进制计数器同步二进制加法计数器同步二进制加法计数器同步二进制减法计数器同步二进制减法计数器同步二进制可逆计数器同步二进制可逆计数器二、同步十进制计数器二、同步十进制计数器返回返回一、同步二进制计数器一、同步二进制计数器原理原理：由二进制加法运算规则可知，在一个多位二进制数的末尾加1时，若其中第i位以下各位皆为1时，则第i位及以下各位均改变状态。例：1 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 0 最低4位数都改变了状态，而高4位未改变。1、同步二进制加法计数器、同步二进制加法计数器原理如果用T触发器构成同步计数器时，则每次CP信号到达时，应使该翻转的那些触发器的输入控制端Ti1，不该翻转的Ti0；如果用T/触发器构成同步计数器时，则每次CP信号到达时只能加到该翻转的那些触发器的CP输入端上，而不能加到那些不该翻转的触发器。结论当计数器用T触发器构成时，第i位触发器输入端的逻辑式应为：Q0在每次输入计数脉冲时，都要翻转。按照这一原理，即可设计一四位二进制同步加法计数器。各触发器的驱动方程：电路的输出方程：电路的状态方程：将上式代入T触发器的特性方程得到电路的状态状态转换表及状态转换图见教材P243，时序图为由时序图可见由时序图可见也叫做分频器。Q3每输入16个计数脉冲，产生一个进位信号，所以又把这个电路叫做十六进制计数器。计数器容量：计数器能计到的最大数。在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如74161返回返回四个主从四个主从J-K触发器构成触发器构成D3 D0:数据输入端（数据输入端（高高低）低）C：进位端进位端CP:时钟时钟输入，上升沿输入，上升沿有效有效RD:异步置零异步置零LD:同步预置数控制端同步预置数控制端Q3 Q0:输出端输出端，高位高位低位低位EP、ET：使能端，工作状态控使能端，工作状态控制，多片级联制，多片级联采用采用同步清零同步清零方式方式。当当R=0R=0时，只有当时，只有当CPCP 的的上升沿上升沿来到时来到时,输出输出Q QD DQ QC CQ QB BQ QA A 才被全部清零才被全部清零1 1、外引线排列和、外引线排列和CT74161CT74161相同相同2 2、置数，计数，保持等功能与、置数，计数，保持等功能与CT74161CT74161相同相同3 3、清零功能与、清零功能与CT74161CT74161不同不同返回返回一、同步二进制计数器一、同步二进制计数器原理原理：由二进制减法运算规则可知，在一个n位二进制数的末尾减1时，只有第i位以下各位皆为0时，再减1才能使触发器第i位翻转。例：1 0 1 1 1 0 0 0 1 1 0 1 1 0 1 1 1 最低4位数都改变了状态，而高4位未改变。2、同步二进制减法计数器、同步二进制减法计数器当计数器用T触发器构成时，第i位触发器输入端的逻辑式应为：结论Q0在每次输入计数脉冲时，都要翻转。根据上式接成的同步二进制减法计数器电路如图所示。同样，在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如CC14526如：74LS1913、同步二进制可逆计数器、同步二进制可逆计数器既能进行递增计数，又既能进行递增计数，又能进行递减计数能进行递减计数一、同步二进制计数器一、同步二进制计数器返回返回C/B：进借位输出进借位输出CPO：串行时钟输出端串行时钟输出端时序图时序图特点特点：单时钟结构：单时钟结构双时钟结构：如双时钟结构：如74LS193返回返回 输输 入入 输输 出出CPU CPD R LD A B C D QAQB QC QD 1 0 000 0 0 A A B C DB C D ABCD 1 0 1 1 加加法法计计数数 1 0 1 1 减减法法计计数数 1 1 0 1 保保持持 CT74193CT74193功能表功能表 D A:高位高位低位低位CPU，CPD:双时钟输入双时钟输入R:异步清除异步清除,高电平高电平有效有效LD:异异步预置步预置,低电平低电平有效有效QD QA:高位高位低位低位（一）、逻辑符号（一）、逻辑符号加到最大值时加到最大值时产生进位信号产生进位信号QCC=0减到最大值时减到最大值时产生借位信号产生借位信号QDD=0返回返回二、同步十进制计数器二、同步十进制计数器自阅教材P250255 同步十进制加法计数器74160，功能与74161相同，不同之处是74161是十六进制。同步十进制可逆计数器74190，功能与74191相同，不同之处是74191是十六进制返回返回二、异步十进制计数器二、异步十进制计数器一、异步二进制计数器一、异步二进制计数器三、异步二三、异步二十进制计数器十进制计数器一、异步二进制计数器（1）异步二进制加法计数器的构成方法方法方法：若使用下降沿动作的T 触发器，将低位触发器的Q端接至高位触发器的时钟输入端。用上沿触发的T触发器，将低位触发器的 端接至高位触发器的时钟输入端。一、异步二进制计数器（2）异步二进制减法计数器的构成方法方法方法：若使用下降沿动作的T 触发器，将低位触发器的 端接至高位触发器的时钟输入端。用上沿触发的T触发器，将低位触发器的 Q 端接至高位触发器的时钟输入端。异步二进制计数器的构成方法将低位触发器的 一个输出端接至高位触发器的时钟输入端。用下降沿动作的T 触发器时，加法计数器以Q端为输出端；减法计数器以 端为输出端。用上沿触发的T触发器，加法计数器以 端为输出端；减法计数器以 Q端为输出端。目前常见的异步二进制加法计数器产品有：目前常见的异步二进制加法计数器产品有：4位：位：74LS293、74LS393、74HC3937位：位：CC4024 12位：位：CC4040 14位：位：CC4060二、异步十进制计数器二、异步十进制计数器构成思想：构成思想：如何使如何使4 4位二进制计数器在计数过程中跳过位二进制计数器在计数过程中跳过从从10101010到到11111111六个状态。六个状态。优点优点：结构简单结构简单缺点缺点：工作频率低；电路工作频率低；电路状态译码时存在竞状态译码时存在竞争争冒险现象。冒险现象。应用实例：74LS290 输输 入入 输输 出出CP R0（1）R0（2）S9（1）S9（2）QA QB QC QD11 0 0 0 0 011 0 0 0 0 0 1 1 1 0 0 10 0 计计 数数 0 0 0 0 0 00 0 (1)触发器触发器A：模：模2 CPCPA A入入Q QA A出出(2)触触发发器器B、C、D：模模5异异步步计数器计数器 CPCPB B 入入QD QB出出CPA、CPB:时钟时钟输入端输入端R01、R02:直接清零端直接清零端S91、S92:置置9 9端端QD QA:高位高位低位低位 逻辑符号逻辑符号1.1.直接清零：当直接清零：当R R0101=R=R0202=1=1，S S9191、S S9292有低电平时有低电平时，输出输出“00000000”状态。与状态。与CPCP无关无关2.2.置置9 9：当：当S S9191=S S9292=1=1 时，时，输出输出 10011001 状态状态3.3.计数：计数：当当R R0101、R R0202及及S S9191、S S9292有低电平时有低电平时，且当，且当有有CP下降沿下降沿时，即可以实现计数时，即可以实现计数 功能功能在外部将在外部将Q QA A和和CPCPB B连接连接构成构成8421BCD8421BCD码计数器码计数器 CPCPA A入入QD QA出出在外部将在外部将Q QD D和和CPCPA A连接连接构成构成5421BCD5421BCD码计数器码计数器 CPCPB B入入QA QD QC QB出出（4）MN的情况的情况（5）MN的情况的情况假定已有假定已有N进制计数器，进制计数器，需要得到需要得到M进制计数器进制计数器（1）同步预置法）同步预置法（2）反馈清零法）反馈清零法（3）多次预置法）多次预置法 连接成任意模连接成任意模M 的计数器的计数器1、同步预置法、同步预置法2、反馈清零法、反馈清零法3、多次预置法、多次预置法态序表态序表 计数计数 输输 出出N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例例1:1:设计设计M=10 计数器计数器方法一方法一:采用后十种状态采用后十种状态0110QCC=101100态序表态序表 计数计数 输输 出出N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1例例1:1:设计设计M=10 计数器计数器方法二方法二:采用前十采用前十 种状态种状态0000100100000仿仿 真真例例2:2:同步预置法同步预置法设计设计 M=24 计数器计数器00011000010000000（24）10=（11000）2需需 两两 片片初态为：初态为：0000 0001终态：终态：00011000态序表态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0采用采用CT741612.2.反馈清零法反馈清零法例例1:1:分析图示电路的功能分析图示电路的功能0000011态序表态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1采用采用CT74161例例2:2:组成模组成模9 9计数器计数器2.2.反馈清零法反馈清零法00000例例2:2:M=13 计数器计数器态序表态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0采用采用CT74163000002.2.反馈清零法反馈清零法仿仿 真真M=10 计数器计数器态序表态序表 N QD QC QB QA0 0 0 0 0例例1:分析电路功能分析电路功能2 0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 07 1 1 0 18 1 1 1 09 1 1 1 11 0 1 0 06 1 1 0 0 连接成任意模连接成任意模M 的计数器的计数器1、接成、接成M16的计数器的计数器态序表态序表 N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1方法一方法一:采用采用异步预置、异步预置、加法计数加法计数1、接成、接成M16的计数器的计数器QCC=001100110方法二方法二:采用采用异步预置、异步预置、减减法计数法计数态序表态序表NQDQCQBQA 01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0 0QCB=0100110011、接成、接成M16的计数器的计数器1001110000000000方法二方法二:采采用用减减法法计数计数异步预置异步预置利用利用QCB端端M=(147)10=(10010011)210011100110010012、接成、接成M16的计数器的计数器返回返回方法一：利用方法一：利用R端端M=6 M=6 态序表态序表 NQAQBQCQD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 001100000M=7 M=7 态序表态序表 NQAQBQC QD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071 0 0 1方法二：利用方法二：利用S 端端10010110M=10 M=10 态序表态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0要求：采用要求：采用5421码计数码计数一、环型计数器一、环型计数器二、扭环型计数器二、扭环型计数器例例1 1：用：用CT1195CT1195构成构成M=4 M=4 的环形计数器的环形计数器 态序表态序表 注意：注意：1 1 电电路路除除了了有有效效计计数数循循环环外外，还有五个无效循环还有五个无效循环2 2 不能自启动不能自启动3 工工作作时时首首先先在在SH/LD加加启启动动信号进行预置信号进行预置环形计数器环形计数器环形计数器设计环形计数器设计1、连接方法：、连接方法：将将移移位位寄寄存存器器的的最最后后一一级级输输出出Q反反馈到第一级的、馈到第一级的、K输入端输入端2、判断触发器个数：、判断触发器个数：计数器的模为计数器的模为(n为移位寄存为移位寄存器的位数器的位数)注意：注意：1 1 电路除了有效计数循环外，还有电路除了有效计数循环外，还有一个无效循环一个无效循环2 2 不能自启动不能自启动3 工作时首先在工作时首先在R加启动信号进行加启动信号进行清零清零 态序表态序表 Q0 Q1 Q2 Q 3 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1例例1 1：M=8 M=8 的的 扭扭环形计数器环形计数器扭环形计数器设计扭环形计数器设计1、连接方法：、连接方法：将将移移位位寄寄存存器器的的最最后后一一级级输输出出Q经经反相器后反馈到第一级的、反相器后反馈到第一级的、K输入端输入端2、判断触发器个数：、判断触发器个数：计数器的模为计数器的模为2n(n为移位寄存为移位寄存器的位数器的位数)分频器分频器方法三：采用两片方法三：采用两片CT74290级联级联015.3.3 5.3.3 序序列列信号发生器信号发生器一、计数器型序列码发生器一、计数器型序列码发生器二、反馈型序列码发生器二、反馈型序列码发生器最长线性序列码发生器最长线性序列码发生器按按一一定定规规则则排排列列的的周周期期性性串串行二进制码行二进制码任意长度的序列码任意长度的序列码（2）按要求设计组合输出电路）按要求设计组合输出电路计数器计数器+组合输出电路组合输出电路1、电路组成、电路组成2、设计过程、设计过程（1 1）根根据据序序列列码码的的长长度度S S设设计计模模S S计数器，状态可以自定计数器，状态可以自定例例1：产生：产生110001001110序列码序列码第一步：设计计数器第一步：设计计数器 1.序序列列长长度度S=12，设设计计一个模一个模12计数器计数器2.选用选用CT741613.采用同步预置法采用同步预置法4.设设 定定 有有 效效 状状 态态 为为 QDQCQBQA=010011110010第二步：设计组合电路第二步：设计组合电路 QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 01.列出真值表列出真值表2.卡诺图化简卡诺图化简3.采用采用8输入数输入数据选择器实现逻据选择器实现逻辑函数辑函数：例例1：产生：产生110001001110序列码序列码D0=D1=D3=D5=0D2=D6=1D4=QA，D7=第第三三步步：画电路图画电路图 例例1：产生：产生110001001110序列码序列码D0=D1=D3=D5=0D2=D6=1D4=QA，D7=Z5.3.3 5.3.3 序序 列列信号发生器信号发生器一、计数器型序列码发生器一、计数器型序列码发生器二、反馈型序列码发生器二、反馈型序列码发生器-最长线性序列码发生器最长线性序列码发生器按按一一定定规规则则排排列列的的周周期期性性串串行二进制码行二进制码二、反馈型最长线性序列二、反馈型最长线性序列码发生器码发生器(m(m序列码发生器序列码发生器)2.电路组成：电路组成：移位寄存器移位寄存器+异或反馈电路异或反馈电路1.最长线性序列码长度：最长线性序列码长度：S=2S=2n n-1-13.设计过程设计过程:(1)根据根据S=2n-1，确定确定n(2)再查表再查表6-31可得反馈函数可得反馈函数 f(Q)(3)画电路图画电路图(4)加防全加防全0装置装置例例1：设计：设计S=7的的m序列码发生器序列码发生器第第一一步步：根根据据S=2n-1确定确定n=3第第二二步步：查查表表6-31可可得得反馈函数：反馈函数：f(Q)=Q2Q3(即即CT74194的的DSR=Q1Q2)第三步：第三步：画电路图画电路图二、反馈型最长线性序列二、反馈型最长线性序列码发生器码发生器(m(m序列码发生器序列码发生器)第四步：第四步：加全加全0校正项校正项第五步：第五步：画电路图画电路图利利用用全全0状状态态重重新新置置数数以以实实现现自自启启动动，其其逻辑电路如图逻辑电路如图例例1：设计：设计S=7的的m序列码发生器序列码发生器二、反馈型最长线性序列二、反馈型最长线性序列码发生器码发生器(m(m序列码发生器序列码发生器)5.3.4 5.3.4 数字电子钟数字电子钟 数数字字电电子子钟钟是是一一种种直直接接用用数数字字显显示示时时间间的的计计时时装装置置。一一般般由由晶晶体体振振荡荡器器、分分频频器器、计计数数器器、译译码码器器、显显示示器器、校校时时电电路路和和电电源源等部分组成等部分组成。小小 结结 本本章章主主要要讨讨论论了了几几种种常常用用的的时时序序模模块块，如如计计数数器器、寄寄存存器器、移移位位寄寄存存器器以以及及由由它它们们组组成成的的序序列列信信号号发发生生器器等。等。计计数数器器可可分分为为同同步步、异异步步两两种种；同同步步计计数数器器的的工工作频率高，异步计数器的电路简单。作频率高，异步计数器的电路简单。移位寄存器分为左移、右移及双向移动等。移位寄存器分为左移、右移及双向移动等。本本章章重重点点：1）会会识识别别中中规规模模时时序序模模块块的的功功能能，2）熟熟悉悉其其功功能能扩扩展展，3）具具备备应应用用时时序序模模块块及及组组合合模模块块构成给定逻辑功能电路的能力。构成给定逻辑功能电路的能力。习习 题题 6-1，3，7，8，9，11，12，14，15，19，22，24