常用中规模组合逻辑电路课件

常用中规模组合逻辑电路 信息学院实验中心MSI 集成电路由集成电路由SSISSI发展到发展到MSIMSI、LSILSI和和VLSIVLSI后，单个芯片的功能后，单个芯片的功能大大增强。一般地，在大大增强。一般地，在SSISSI中仅是基本器件中仅是基本器件(如逻辑门或触发如逻辑门或触发器器)的集成，在的集成，在MSIMSI中已是逻辑部件中已是逻辑部件(如译码器、寄存器等如译码器、寄存器等)的的集成，而在集成，而在LSILSI和和VLSIVLSI中则是一个数字子系统或整个数字系统中则是一个数字子系统或整个数字系统(如微处理器如微处理器)的集成。因此，采用中、大规模集成电路组成的集成。因此，采用中、大规模集成电路组成数字系统具有体积小、功耗低、可靠性高等优点，且易于设数字系统具有体积小、功耗低、可靠性高等优点，且易于设计、调试和维护。计、调试和维护。各种中规模通用集成电路本身就是一种完美的逻辑设计作品，各种中规模通用集成电路本身就是一种完美的逻辑设计作品，使用时只需适当地进行连接，就能实现预定的逻辑功能。另使用时只需适当地进行连接，就能实现预定的逻辑功能。另外，由于它们所具有的通用性、灵活性及多功能性，使之除外，由于它们所具有的通用性、灵活性及多功能性，使之除完成基本功能之外，还能以它们为基本部件组成电路，有效完成基本功能之外，还能以它们为基本部件组成电路，有效地实现各种逻辑功能。因此，必须熟悉其功能、特点和使用地实现各种逻辑功能。因此，必须熟悉其功能、特点和使用方法，这样才能恰当地、灵活地、充分地利用它们完成各种方法，这样才能恰当地、灵活地、充分地利用它们完成各种逻辑电路的设计。逻辑电路的设计。本章主要讨论最常用的几种中规模通用集成电路及其应用。本章主要讨论最常用的几种中规模通用集成电路及其应用。常用中规模组合逻辑电路 使用最广泛的中规模组合逻辑集成电路使用最广泛的中规模组合逻辑集成电路有二进制并行加法器、译码器、编码器、有二进制并行加法器、译码器、编码器、多路选择器和多路分配器等多路选择器和多路分配器等。二进制并行加法器二进制并行加法器 二进制并行加法器是一种能并行产生二进制并行加法器是一种能并行产生两个二进制数算术和的逻辑部件，按其两个二进制数算术和的逻辑部件，按其进位方式的不同可分为串行进位和超前进位方式的不同可分为串行进位和超前进位二进制并行加法器。进位二进制并行加法器。目前常用的串行进位目前常用的串行进位4 4位二进制并行加位二进制并行加法器有法器有T692T692，超前进位超前进位4 4位二进制并行位二进制并行加法器有加法器有T693T693。其芯片的管脚排列图其芯片的管脚排列图和逻辑符号分别如右上图和右下图。图和逻辑符号分别如右上图和右下图。图中，中，A4A4、A3A3、A2A2、A1A1是二进制被加数；是二进制被加数；B4B4、B3B3、B2B2、B1B1是二进制加数；是二进制加数；C0C0为低位的进位输入；为低位的进位输入；FC4FC4为高位的进位为高位的进位输出；输出；F4F4、F3F3、F2F2、FlFl为相加的和数。为相加的和数。二进制并行加法器串行进位二进制并行加法器是由全串行进位二进制并行加法器是由全加器级联而成的。其特点是：被加加器级联而成的。其特点是：被加数和加数的各位能同时并行到达各数和加数的各位能同时并行到达各位的输入端，而各位全加器的进位位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。行传递的，各进位形成一个进位链。由于每一位相加的和都与本位进位由于每一位相加的和都与本位进位输入有关，所以，最高位必须等到输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信各低位全部相加完成并送来进位信号之后才能产生运算结果。显然，号之后才能产生运算结果。显然，这种加法器运算速度较慢，而且位这种加法器运算速度较慢，而且位数越多，速度就越低。数越多，速度就越低。二进制并行加法器 为了提高加法器的运算速度，必须设法减小或去除由于进位为了提高加法器的运算速度，必须设法减小或去除由于进位信号逐级传送所花的时间，使各位的进位直接由加数和被加数信号逐级传送所花的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位为超前进位(又称先行进位又称先行进位)二进制并行加法器。二进制并行加法器。根据全加器的根据全加器的“进位进位”输出表达式输出表达式 CiCi=AiBi+(Ai+Bi)Ci-1=AiBi+(Ai+Bi)Ci-1 可知：当第可知：当第i i位的被加数位的被加数AiAi和加数和加数BiBi均为均为1 1时，有时，有AiBiAiBi=1=1，不论不论低位运算结果如何，本位必然产生进位输出，即低位运算结果如何，本位必然产生进位输出，即CiCi=1=1，所以，所以，定义定义GiGi=AiBiAiBi为进位产生函数；当为进位产生函数；当AiAi和和BiBi中只有一个为中只有一个为1 1时，即时，即AiBiAiBi=0=0，Ai+Bi=1Ai+Bi=1时，可使得时，可使得CiCi=Ci-1=Ci-1，即当即当Ai+Bi=1Ai+Bi=1时，来自时，来自低位的进位输入能传送到本位的进位输出。所以，定义低位的进位输入能传送到本位的进位输出。所以，定义Pi=Ai+BiPi=Ai+Bi为进位传递函数，将为进位传递函数，将PiPi和和GiGi代人全加器的代人全加器的“和和”及及“进位进位”输出表达式，可得到输出表达式，可得到 FiFi=Ai=Ai BiBi Ci-1=Ci-1=PiGiPiGi Ci-1Ci-1 CiCi=AiBi+(Ai+B)Ci-1=Gi+PiCi-1=AiBi+(Ai+B)Ci-1=Gi+PiCi-1二进制并行加法器 当当i=1i=1、2 2、3 3、4 4时，可得到时，可得到4 4位并行加法位并行加法器各位的进位输出表达式为器各位的进位输出表达式为C1=P1C0+Gl C1=P1C0+Gl C2=P2C1+G2 C3=P3C2+G3 C2=P2C1+G2 C3=P3C2+G3 C4=P4C3+G4C4=P4C3+G4 经代入整理后依次为经代入整理后依次为 C1=PlC0+G1 C1=PlC0+G1 C2=P2P1C0+P2G1+G2C2=P2P1C0+P2G1+G2 C3=P3P2P1C0+P3P2Gl+P3G2+G3 C3=P3P2P1C0+P3P2Gl+P3G2+G3 C4=P4P3P2P1C0+P4P3P2G1+P4P3G2 C4=P4P3P2P1C0+P4P3P2G1+P4P3G2 +P4G3+G4 +P4G3+G4 由上述表达式可知，各进位输出仅取决由上述表达式可知，各进位输出仅取决于于PiPi、GiGi和和C0C0。由于由于PiPi、GiGi取决于取决于AiAi、BiBi，而，而AiAi、BiBi以及以及C0(C0(一般情况下，一般情况下，C0C0在运在运算前已预置算前已预置)能同时提供，这就使得各位的能同时提供，这就使得各位的进位能同时产生，从而提高了运算速度。进位能同时产生，从而提高了运算速度。对各进位输出表达式稍加变换后，可得到对各进位输出表达式稍加变换后，可得到超前进位超前进位4 4位二进制并行加法器的逻辑电路位二进制并行加法器的逻辑电路图如右图。图如右图。二进制并行加法器 二进制并行加法器除实现二进制二进制并行加法器除实现二进制加法运算外，还可实现代码转换、加法运算外，还可实现代码转换、二进制减法运算、二进制乘法运二进制减法运算、二进制乘法运算、十进制加法运算等功能。下算、十进制加法运算等功能。下面举例说明。面举例说明。例例7 71 1 用用4 4位二进制并行加法位二进制并行加法器设计一个将器设计一个将84218421码转换成余码转换成余3 3码的代码转换电路。码的代码转换电路。解 根据余3码的定义可知，余3码是由8421码加3形成的代码。所以，用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和Al输入8421码，而从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0加上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。其逻辑电路图如上图。二进制并行加法器 例例7 72 2 用用4 4位二进制并行加位二进制并行加法器设计一个法器设计一个4 4位二进制并行位二进制并行加法加法/减法器。减法器。解解 设设A A和和B B分别为分别为4 4位二进位二进制数，其中制数，其中A=a4a3a2a1A=a4a3a2a1为被为被加数加数(或被减数或被减数)，B=b4b3b2b1B=b4b3b2b1为加数为加数(或减数或减数)，S=s4s3s2s1S=s4s3s2s1为和数为和数(或差或差数数)。并令。并令MM为功能选择变量，为功能选择变量，当当M=0M=0时，执行时，执行A AB B；当；当M=1M=1时，执行时，执行A AB B。减法采减法采用补码运算。用补码运算。可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。具体可将4位二进制数A直接加到并行加法器的A4、A3、A2和A1输入端，4位二进制数B通过异或门加到并行加法器的B4、B3、B2和B1输入端。并将功能选择变量M作为异或门的另一个输入且同时加到并行加法器的C0进位输入端。二进制并行加法器 使之，当使之，当M=0M=0时，时，C0=0C0=0，bibi M=biM=bi 0=bi0=bi，加法器实现加法器实现A+BA+B；当当M=1M=1时，时，C0=1C0=1，bibi M=biM=bi 1=bi1=bi，加法器实现加法器实现A+B+1A+B+1，即，即A AB B。其逻辑电路图如上图。其逻辑电路图如上图。例例7 73 3 用用4 4位二进制并行加法器位二进制并行加法器设计二个用余设计二个用余3 3码表示的码表示的1 1位十进位十进制数加法器。制数加法器。解解 根据余根据余3 3码的特点，两个余码的特点，两个余3 3码表示的十进制数相加时，需要对码表示的十进制数相加时，需要对相加结果进行修正。修正法则是：相加结果进行修正。修正法则是：若相加结果无进位产生，则和需要若相加结果无进位产生，则和需要减减3 3；若相加结果有进位产生，则；若相加结果有进位产生，则和需要加和需要加3 3。据此，可用两片。据此，可用两片4 4位位二进制并行加法器和一个反相器实二进制并行加法器和一个反相器实现给定功能，逻辑电路图如右图。现给定功能，逻辑电路图如右图。二进制并行加法器 其中，片其中，片用来对两个用来对两个1 1位十进制数的余位十进制数的余3 3码进行相加，片码进行相加，片用来对相加结果进行修正。修正控制函数为片用来对相加结果进行修正。修正控制函数为片的进位输出的进位输出FC4FC4，当，当FC4=0FC4=0时，将片时，将片的和输出送至片的和输出送至片，并将其加上，并将其加上二进制数二进制数1101(1101(即采用补码实现运算结果减二进制数即采用补码实现运算结果减二进制数0011)0011)；当当FC4=1FC4=1时，将片时，将片的和输出送至片的和输出送至片，并将其加上二进制，并将其加上二进制数数00110011，片，片的和输出即为两余的和输出即为两余3 3码相加的和数。码相加的和数。例例7 74 4 用用4 4位二进制并行加法器实现位二进制并行加法器实现4 4位二进制数乘法器的位二进制数乘法器的逻辑功能。逻辑功能。解解 设两个无符号设两个无符号4 4位二进制数位二进制数X X和和Y Y，X=x3x2x1x0X=x3x2x1x0，Y=y3y2yly0Y=y3y2yly0，则，则X X和和Y Y的乘积的乘积Z Z为一个为一个8 8位二进制数，可令位二进制数，可令Z=Z7Z6Z5Z4Z3Z2ZlZ0Z=Z7Z6Z5Z4Z3Z2ZlZ0。两数相乘求积的过程如下：因为两两数相乘求积的过程如下：因为两个个1 1位二进制数相乘的法则和逻辑位二进制数相乘的法则和逻辑“与与”运算法则相同，所运算法则相同，所以以“积积”项项xiyi(ixiyi(i，j=0j=0，1 1，2 2，3)3)可用两输入与门实现。而可用两输入与门实现。而对部分积求和则可用并行加法器实现。由此可知，实现对部分积求和则可用并行加法器实现。由此可知，实现4 4位位二进制数乘法运算的逻辑电路可由二进制数乘法运算的逻辑电路可由1616个两输入与门和个两输入与门和3 3个个4 4位位二进制并行加法器构成。逻辑电路图如下图。二进制并行加法器构成。逻辑电路图如下图。二进制并行加法器被乘数被乘数x3x3 x2x2 x1x1 x0 x0)乘数乘数y3y3 y2y2 y1y1 y0y0y0 x3y0 x3y0 x2y0 x2y0 x1y0 x1y0 x0y0 x0y1x3y1x3y1x2y1x2y1x1y1x1y1x0y1x0y2x3y2x3y2x2y2x2y2x1y2x1y2x0y2x0y3x3y3x3y3x2y3x2y3x1y3x1y3x0y3x0乘乘积积Z7Z7 Z6Z6 Z5Z5 Z4Z4 Z3Z3 Z2Z2 Z1Z1 Z0Z0译码器和编码器 译码器译码器(Decoder)(Decoder)和编码器和编码器(Encoder)(Encoder)是数字系统中广泛使用是数字系统中广泛使用的多输入多输出组合逻辑部件。译码器的功能是对具有特定含的多输入多输出组合逻辑部件。译码器的功能是对具有特定含义的输入代码进行义的输入代码进行“翻译翻译”，将其转换成相应的输出信号。编，将其转换成相应的输出信号。编码器的功能恰好与译码器相反，它是对输入信号按一定规律进码器的功能恰好与译码器相反，它是对输入信号按一定规律进行编排，使每组输出代码具有一特定的含义。行编排，使每组输出代码具有一特定的含义。译码器译码器 译码器的种类很多，常见的有二进制译码器、二译码器的种类很多，常见的有二进制译码器、二-十十进制译码器和数字显示译码器。进制译码器和数字显示译码器。二进制译码器的功能是将二进制译码器的功能是将n n个输人变量变换成个输人变量变换成2 2n n个输出函数，个输出函数，且每个输出函数对应于且每个输出函数对应于n n个输入变量的一个最小项。因此，个输入变量的一个最小项。因此，二进制译码器一般具有二进制译码器一般具有n n个输入端、个输入端、2 2n n个输出端和一个个输出端和一个(或多或多个个)使能输入端。在使能输入端为有效电平时，对应每一组使能输入端。在使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电输入代码，仅一个输出端为有效电平，其余输出端为无效电平平(与有效电平相反与有效电平相反)。有效电平可以是高电平。有效电平可以是高电平(称为高电平称为高电平译码译码)，也可以是低电平，也可以是低电平(称为低电平译码称为低电平译码)。常见的。常见的MSIMSI二二进制译码器有进制译码器有2-42-4线线(2(2输入输入4 4输出输出)译码器、译码器、3-83-8线线(3(3输入输入8 8输输出出)译码器和译码器和4-164-16线线(4(4输入输入1616输出输出)译码器等。译码器等。译码器 右图分别是右图分别是T4138T4138型型3-83-8线译码器的逻辑电路图。线译码器的逻辑电路图。图中，图中，A2A2、A1A1、A0A0为输为输入端；入端；Y0Y0、Y1Y1、Y2Y2、Y3Y3、Y4Y4、Y5Y5、Y6Y6和和Y7Y7为输出端；为输出端；S1S1、S2S2、S3S3为使能端，它的作用为使能端，它的作用是禁止或选通译码器。该是禁止或选通译码器。该译码器真值表如下表。由译码器真值表如下表。由真值表可知，当真值表可知，当S1=1S1=1，S2+S3=0S2+S3=0时，无论时，无论A2A2、A1A1，和，和A0A0取何值，输出取何值，输出Y0Y0、Y7Y7中有且仅有中有且仅有一个为一个为0(0(低电平有效低电平有效)，其余都是其余都是l l。译码器输输 入入输输 出出S1S1S2+S2+S3S3A2A2 A1A1 A0A0 Y0Y0 Y1Y1 Y2Y2Y3Y3 Y4Y4 Y5Y5 Y6Y6 Y7Y71 10 00 00 00 00 01 11 11 11 11 11 11 11 10 00 00 01 11 10 01 11 11 11 11 11 11 10 00 01 10 01 11 10 01 11 11 11 11 11 10 00 01 11 11 11 11 10 01 11 11 11 11 10 01 10 00 01 11 11 11 10 01 11 11 11 10 01 10 01 11 11 11 11 11 10 01 11 11 10 01 11 10 01 11 11 11 11 11 10 01 11 10 01 11 11 11 11 11 11 11 11 11 10 00 0d dd dd dd d1 11 11 11 11 11 11 11 1d d1 1d dd dd d1 11 11 11 11 11 11 11 1译码器 二二-十进制译码器的功能是将十进制译码器的功能是将4 4位位BCDBCD码的码的1010组代码翻译成组代码翻译成1010个十进制数字符号对应的输出信号。下图所示为个十进制数字符号对应的输出信号。下图所示为MSIMSI二二-十进十进制译码器制译码器T331T331的逻辑电路图。的逻辑电路图。T331 T331是一个将是一个将84218421码转换成十码转换成十进制数字的译码器，其输入进制数字的译码器，其输入A3A0A3A0为为84218421码，输出码，输出Y0Y0Y9Y9分别代表十进制数字分别代表十进制数字0-90-9。该译码器的真值表如下表所示。该译码器的真值表如下表所示。从真值表可知，该译码器的输出为低电平有效。其次，对于8421码中不允许出现的6个非法码(1010-1111)，译码器输出端Y0Y9均无低电平信号产生，即译码器对这6个非法码拒绝翻译。这种译码器的优点是当输入端出现非法码时，电路不会产生错误译码。译码器输输 入入输输 出出A3A3A2A2A1A1A0A0Y0Y0Y1Y1Y2Y2Y3Y3Y4Y4Y5Y5Y6Y6Y7Y7Y8Y8Y9Y90 00 00 00 00 01 11 11 11 11 11 11 11 11 10 00 00 01 11 10 01 11 11 11 11 11 11 11 10 00 01 10 01 11 10 01 11 11 11 11 11 11 10 00 01 11 11 11 11 10 01 11 11 11 11 11 10 01 10 00 01 11 11 11 10 01 11 11 11 11 10 01 10 01 11 11 11 11 11 10 01 11 11 11 10 01 11 10 01 11 11 11 11 11 10 01 11 11 10 01 11 11 11 11 11 11 11 11 11 10 01 11 11 10 00 00 01 11 11 11 11 11 11 11 10 01 11 10 00 01 11 11 11 11 11 11 11 11 11 10 01 10 01 10 01 11 11 11 11 11 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 10 00 01 11 11 11 11 11 11 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 1译码器 数字显示译码器是不同于上述译码器的另一种译码器。在数数字显示译码器是不同于上述译码器的另一种译码器。在数字系统中，通常需要将数字量直观地显示出来，一方面供人们字系统中，通常需要将数字量直观地显示出来，一方面供人们直接读取处理结果，另一方面用以监视数字系统工作情况。因直接读取处理结果，另一方面用以监视数字系统工作情况。因此，数字显示电路是许多数字设备不可缺少的部分。数字显示此，数字显示电路是许多数字设备不可缺少的部分。数字显示译码器是驱动显示器件译码器是驱动显示器件(如荧光数码管、液晶数码管等如荧光数码管、液晶数码管等)的核心的核心部件。它可以将输入代码转换成相应数字，并在数码管上显示部件。它可以将输入代码转换成相应数字，并在数码管上显示出来。常用的数码管由七段或八段构成字形，与其相对应的有出来。常用的数码管由七段或八段构成字形，与其相对应的有七段数字显示译码器和八段数字显示译码器。下图所示为七段数字显示译码器和八段数字显示译码器。下图所示为MSIMSI七段显示译码器七段显示译码器74LS4774LS47的逻辑电路图，它的输出为低电平有的逻辑电路图，它的输出为低电平有效，即输出为效，即输出为0 0时，对应字段点亮；输出为时，对应字段点亮；输出为1 1时对应字段熄灭。时对应字段熄灭。该译码器能够驱动七段显示器显示该译码器能够驱动七段显示器显示0 01515共共1616个数字的字形。个数字的字形。输入输入A3A3、A2A2、A1A1和和A0A0接收接收4 4位二进制码，输出位二进制码，输出QaQa、QbQb、QcQc、QdQd、QeQe、QfQf和和QgQg分别驱动七段显示器的分别驱动七段显示器的a a、b b、c c、d d、e e、f f和和g g段。其真值表如下表所示。段。其真值表如下表所示。译码器十进制数十进制数或功能或功能输输 入入BI/RBOBI/RBO输输 出出说明说明LTILTI RBIRBI A3A3 A2A2 A1A1 A0A0QaQa QbQb QcQc QdQd QeQe QfQf QgQg0 01 11 10 00 00 00 01 10 00 00 00 00 00 01 11 11 1d d0 00 00 01 11 11 10 00 01 11 11 11 12 21 1d d0 00 01 10 01 10 00 01 10 00 01 10 03 31 1d d0 00 01 11 11 10 00 00 00 01 11 10 04 41 1d d0 01 10 00 01 11 10 00 01 11 10 00 0译译5 51 1d d0 01 10 01 11 10 01 10 00 01 10 00 06 61 1d d0 01 11 10 01 11 11 10 00 00 00 00 0码码7 71 1d d0 01 11 11 11 10 00 00 01 11 11 11 18 81 1d d1 10 00 00 01 10 00 00 00 00 00 00 0显显9 91 1d d1 10 00 01 11 10 00 00 01 11 10 00 010101 1d d1 10 01 10 01 11 11 11 10 00 01 10 0示示11111 1d d1 10 01 11 11 11 11 10 00 01 11 10 012121 1d d1 11 10 00 01 11 10 01 11 11 10 00 013131 1d d1 11 10 01 11 10 01 11 10 01 10 00 014141 1d d1 11 11 10 01 11 11 11 10 00 00 00 015151 1d d1 11 11 11 11 11 11 11 11 11 11 11 1BI=0BI=0d dd dd dd dd dd d0 01 11 11 11 11 11 11 1熄灭熄灭RBI=0RBI=01 10 00 00 00 00 00 01 11 11 11 11 11 11 1灭零灭零LTI=0LTI=00 0d dd dd dd dd d1 10 00 00 00 00 00 00 0测试测试译码器译码器 为了增加器件功能，扩大器件应用，七段显示译码器为了增加器件功能，扩大器件应用，七段显示译码器74LS4774LS47增加了辅助功能控制信号增加了辅助功能控制信号LTILTI、RBIRBI、BI/RBOBI/RBO。其中，。其中，LTILTI为为测试输入端，用来检查显示管的七段是否都能正常工作。当测试输入端，用来检查显示管的七段是否都能正常工作。当LTI=0LTI=0且且BI=1BI=1时，不管其他输入状态如何，时，不管其他输入状态如何，QaQaQgQg均输出有均输出有效的逻辑效的逻辑0 0，显示管的七段均应点亮；，显示管的七段均应点亮；RBIRBI为灭零输入端，用为灭零输入端，用来熄灭无意义来熄灭无意义0 0的显示。当的显示。当RBI=0RBI=0，LTI=1LTI=1时，如果输入数码时，如果输入数码A3A2A1A0=0000A3A2A1A0=0000，则输出，则输出0a0aQgQg均为均为1 1，显示管七段均熄灭，显示管七段均熄灭，不显示数字不显示数字0 0。输入数码为其他数值时，显示管均能正常显示；。输入数码为其他数值时，显示管均能正常显示；BI/RBOBI/RBO为熄灭输入端为熄灭输入端/灭零输出端，当灭零输出端，当BI=0BI=0时，不管其他输入时，不管其他输入状态如何，显示管七段均熄灭，这是为了降低系统功耗，在不状态如何，显示管七段均熄灭，这是为了降低系统功耗，在不需要观察时全部熄灭显示器。需要观察时全部熄灭显示器。RBORBO与与BIBI共用一个引出端，当共用一个引出端，当RBIRBI为为0 0且输入数码为且输入数码为0 0时，时，RBORBO为为0 0，不显示数字，不显示数字0 0，通常用，通常用来把有效数字前面的来把有效数字前面的0 0灭掉。当辅助功能控制信号均为灭掉。当辅助功能控制信号均为1 1时，译时，译码器完成正常译码显示功能。码器完成正常译码显示功能。七段译码显示原理图如上右图所示，上左图给出了七段显示七段译码显示原理图如上右图所示，上左图给出了七段显示笔画与笔画与0 01515共共1616个数字的对应关系。个数字的对应关系。译码器 译码器在数字系统中的应用非常译码器在数字系统中的应用非常广泛，它的典型用途是实现存储广泛，它的典型用途是实现存储器的地址译码、控制器中的指令器的地址译码、控制器中的指令译码、代码翻译、显示译码等。译码、代码翻译、显示译码等。除此之外，还可用译码器实现各除此之外，还可用译码器实现各种组合逻辑功能。下面举例说明。种组合逻辑功能。下面举例说明。例例7 75 5 用用3-83-8线译码器线译码器T4138T4138和适当的与非门实现全减器的功和适当的与非门实现全减器的功能。能。解解 实现对被减数、减数及来实现对被减数、减数及来自相邻低位的借位进行减法运算自相邻低位的借位进行减法运算而得到差及向相邻高位借位的逻而得到差及向相邻高位借位的逻辑电路称为全减器。它的输入为辑电路称为全减器。它的输入为被减数被减数AiAi、减数、减数BiBi以及来自低位以及来自低位的借位的借位Gi-1Gi-1，输出为差数，输出为差数DiDi和借和借位位GiGi。全减器的真值表如右表。全减器的真值表如右表。输输 入入输出输出AiAiBiBiGi-1Gi-1DiDiGiGi0 00 00 00 00 00 00 01 11 11 10 01 10 01 11 10 01 11 10 01 11 10 00 01 10 01 10 01 10 00 01 11 10 00 00 01 11 11 11 11 1译码器 由真值表可写出差数由真值表可写出差数DiDi和借位和借位GiGi的逻辑表达式的逻辑表达式 Di(Ai Di(Ai，BiBi，Gi-1)=m1+m2+m4+m7=(m1m2m4m7)Gi-1)=m1+m2+m4+m7=(m1m2m4m7)Gi(Ai Gi(Ai，BiBi，Gi-1)=m1+m2+m3+m7=(m1m2m3m7)Gi-1)=m1+m2+m3+m7=(m1m2m3m7)用译码器用译码器T4138T4138和与非门实现全减器功能时，只需将全减器的和与非门实现全减器功能时，只需将全减器的输人变量输人变量AiAi、BiBi、Gi-1Gi-1分别与译码器的输入分别与译码器的输入A2A2、A1A1、A0A0相连接相连接，译码器使能输入端，译码器使能输入端S1S1、S2S2、S3S3接固定工作电平，接固定工作电平，便可在译码器输出端得到3个变量的8个最小项的“非”。根据全减器的输出函数表达式，将相应最小项的“非”送至与非门输入端，便可实现全减器的功能。逻辑电路图如右图。译码器 例例7 76 6 用译码器和与非门实现逻辑函数用译码器和与非门实现逻辑函数 F(A F(A，B B，C C，D)=m(2D)=m(2，4 4，6 6，8 8，1010，1212，14)14)解解 题目给定的逻辑函数有题目给定的逻辑函数有4 4个逻辑变量，显然可采用上例类个逻辑变量，显然可采用上例类似的方法用一个似的方法用一个4-164-16线的译码器和与非门实现。线的译码器和与非门实现。此外，也可以充分利用译码器的使能输入端，用此外，也可以充分利用译码器的使能输入端，用3-83-8线译码线译码器实现器实现4 4变量逻辑函数。其方法是，用译码器的一个使能端作变量逻辑函数。其方法是，用译码器的一个使能端作为变量输入端，将两个为变量输入端，将两个3 38 8线译码器扩展成线译码器扩展成4-164-16线译码器。线译码器。例如，用两片例如，用两片T4138T4138实现给定函数实现给定函数(见图见图7 712)12)时，可先将给时，可先将给定函数变换为定函数变换为 F(A F(A，B B，C C，D)=m2m4m6m8ml0ml2m14D)=m2m4m6m8ml0ml2m14 然后将逻辑变量然后将逻辑变量B B、C C、D D分别接至片分别接至片和片和片的输入端的输入端A2A2、AlAl、A0A0，逻辑变量，逻辑变量A A接至片接至片的使能端的使能端S2S2和片和片的使能端的使能端S1S1。这样，当输入变量这样，当输入变量A=0A=0时，片时，片工作，片工作，片禁止，由片禁止，由片产生产生m0m7m0m7；当；当A=1A=1时，片时，片工作，片工作，片禁止，由片禁止，由片产生产生m8m15m8m15。将译码器输出中与函数相关的项进行。将译码器输出中与函数相关的项进行“与非与非”运运算，即可实现给定函数算，即可实现给定函数F F的功能。的功能。译码器编码器 编码器按照被编信号的不同特点和要求，有各种不同的类型，编码器按照被编信号的不同特点和要求，有各种不同的类型，最常见的有二最常见的有二十进制编码器十进制编码器(又称十进制又称十进制-BCD-BCD码编码器码编码器)和和优先编码器。优先编码器。二二十进制编码器执行的逻辑功能是将十进制的十进制编码器执行的逻辑功能是将十进制的0-90-9这这1010个数字分别编成个数字分别编成4 4位位BCDBCD码。这种编码器由码。这种编码器由1010个输入端代表个输入端代表1010个不同数字，个不同数字，4 4个输出端代表个输出端代表BCDBCD代码。最常见的有代码。最常见的有84218421码编码编码器。图码器。图7 71313所示是按键式所示是按键式84218421码编码器的逻辑电路图。图码编码器的逻辑电路图。图中中I0I9I0I9代表代表1010个按键，个按键，ABCDABCD为代码输出端，当按下某一输为代码输出端，当按下某一输入键时，在入键时，在ABCDABCD上可得到相应的上可得到相应的84218421码。图中，码。图中，S S为使用输为使用输出标志，当按下出标志，当按下I0I9I0I9中任一个键时，中任一个键时，S=1S=1，表示输出有效，否，表示输出有效，否则则S=0S=0，表示输出无效。，表示输出无效。设置该标志是为了区别按下设置该标志是为了区别按下I0I0键与不按任何键时均有键与不按任何键时均有ABCD=0000ABCD=0000的不同情况。该编码器的真值表如表的不同情况。该编码器的真值表如表7 75 5所示。所示。编码器编码器输输 入入输输 出出I9I9I8I8I7I7I6I6I5I5I4I4I3I3I2I2I1I1I0I0A AB BC CD DS S1 11 11 11 11 11 11 11 11 11 10 00 00 00 00 01 11 11 11 11 11 11 11 11 10 00 00 00 00 01 11 11 11 11 11 11 11 11 10 01 10 00 00 01 11 11 11 11 11 11 11 11 10 01 11 10 00 01 10 01 11 11 11 11 11 11 10 01 11 11 10 00 01 11 11 11 11 11 11 11 10 01 11 11 11 10 01 10 00 01 11 11 11 11 10 01 11 11 11 11 10 01 10 01 11 11 11 11 10 01 11 11 11 11 11 10 01 11 10 01 11 11 10 01 11 11 11 11 11 11 10 01 11 11 11 11 10 01 11 11 11 11 11 11 11 11 10 00 00 01 10 01 11 11 11 11 11 11 11 11 11 10 00 01 11 1编码器 优先编码器是数字系统中实现优先编码器是数字系统中实现优先权管理的一个重要逻辑部件。优先权管理的一个重要逻辑部件。它与上述二它与上述二-十进制编码器的最十进制编码器的最大区别是，二大区别是，二-十进制编码器的十进制编码器的输入信号是互斥的，即任何时候输入信号是互斥的，即任何时候只允许一个输入端为有效信号。只允许一个输入端为有效信号。而优先编码器的各个输入不是互而优先编码器的各个输入不是互斥的，它允许多个输入端同时为斥的，它允许多个输入端同时为有效信号。优先编码器的每个输有效信号。优先编码器的每个输入具有不同的优先级别，当多个入具有不同的优先级别，当多个输入信号有效时，它能识别输人输入信号有效时，它能识别输人信号的优先级别，并对其中优先信号的优先级别，并对其中优先级别最高的一个进行编码，产生级别最高的一个进行编码，产生相应的输出代码。右图所示分别相应的输出代码。右图所示分别为常见为常见MSIMSI优先编码器优先编码器74LS14874LS148的逻辑电路图。的逻辑电路图。编码器 74LS14874LS148管脚排列图和逻辑符号。图中，管脚排列图和逻辑符号。图中，I0I7I0I7为为8 8个输入端，个输入端，QAQA、QBQB和和QCQC为为3 3位二进制码输出，因此，称它为位二进制码输出，因此，称它为8-38-3线优线优先编码器。先编码器。由真值表可知，输入I0I7和输出QA、QB、QC的有效工作电平均为低电平(即逻辑0，逻辑图中与各输入相连的门的输入端的小圆圈不但表示非，同时表示输入是低电平有效)。在I0I7输入端中，下角标号码越大的优先级越高。例如，I0、I2、I3、I5和I7均为1，I1、I4和I6为0时，输出按优先级较高的I6编码，即QCQBQA=001，而不是按优先级较低的I1和I4编码。此后，若I6变为1，则按I4编码，QCQBQA=011。若I4也变为1，输出才按I1编码，QCQBQA=110。编码器输入输入IsIs和输出和输出OsOs、OOEXEX在容量扩展时使用。在容量扩展时使用。IsIs为工作为工作状态选择端状态选择端(或称允许输入端或称允许输入端)，当，当Is=0Is=0时，编码器时，编码器工作，反之不进行编码工作；工作，反之不进行编码工作；OsOs为允许输出端，当为允许输出端，当允许编码允许编码(即即Is=0)Is=0)而无信号输入时，而无信号输入时，OsOs为为0 0。OOEXEX以以为编码群输出端，当不允许编码为编码群输出端，当不允许编码(即即Is=1)Is=1)，或者虽，或者虽允许编码允许编码(Is=0)(Is=0)但无信号输入但无信号输入(即即I0I7I0I7均为均为1)1)时，时，OOEXEX为为1 1。换而言之，允许编码且有信号输入。换而言之，允许编码且有信号输入(即即I0I7I0I7中至少有一个为中至少有一个为0)0)时，时，OOEXEX才为才为0 0。该优先编码。该优先编码器的各输出逻辑表达式如下：器的各输出逻辑表达式如下：Os=(IsI0I1I2I3I4I5I6I7)Os=(IsI0I1I2I3I4I5I6I7)O OEXEX=Is+IsI0I1I2I3I4I5I6I7=Is+Os=(IsOs)=Is+IsI0I1I2I3I4I5I6I7=Is+Os=(IsOs)Q QC C=(IsI7+IsI6+IsI5+IsI4)=(IsI7+IsI6+IsI5+IsI4)Q QB B=(IsI7+IsI6+IsI3I4I5+IsI2I4I5)=(IsI7+IsI6+IsI3I4I5+IsI2I4I5)Q QA A=(IsI7+IsI5I6+IsI3I4I6+IsI1I2I4I6)=(IsI7+IsI5I6+IsI3I4I6+IsI1I2I4I6)编码器输输 入入输输 出出IsIs I I0 0I I1 1I I2 2I I3 3I I4 4I I5 5I I6 6I I7 7QQC CQQB BQQA AOOEXEXOsOs1 1d dd dd dd dd dd dd dd d1 11 11 11 11 1 不不工作工作0 01 11 11 11 11 11 11 11 11 11 11 11 10 0 无无输入输入0 0d dd dd dd dd dd dd d0 00 00 00 00 01 10 0d dd dd dd dd dd d0 01 10 00 01 10 01 10 0d dd dd dd dd d0 01 11 10 01 10 00 01 10 0d dd dd dd d0 01 11 11 10 01 11 10 01 10 0d dd dd d0 01 11 11 11 11 10 00 00 01 10 0d dd d0 01 11 11 11 11 11 10 01 10 01 10 0d d0 01 11 11 11 11 11 11 11 10 00 01 10 00 01 11 11 11 11 11 11 11 11 11 10 01 1I I0 0输入输入编码器 例例7 77 7 用优先编码器用优先编码器74LSl4874LSl48设计一个能裁决设计一个能裁决1616级不同中断级不同中断请求的中断优先编码器。请求的中断优先编码器。解解 设设I IZ15Z15IIZ0Z0为为1616个不同的中断请求信号，下标码越大的优个不同的中断请求信号，下标码越大的优先级别越高，先级别越高，QQZDZD、QQZCZC、QQZBZB和和QQZAZA为中断请求信号的编码输为中断请求信号的编码输出，输入和输出均为低电平有效。出，输入和输出均为低电平有效。I IZSZS为允许输入端，为允许输入端，OOZSZS为允为允许输出端，许输出端，OOZEXZEX为编码群输出端。根据为编码群输出端。根据74LSl4874LSl48的功能，可用的功能，可用两片两片74LSl4874LSl48实现给定功能，逻辑图如下图。实现给定功能，逻辑图如下图。图中，中断优先编码器的允许输入端图中，中断优先编码器的允许输入端I IZSZS接片接片的的IsIs端。当端。当I IZSZS为为0 0时，片时，片处于工作状态，若处于工作状态，若I IZ15Z15IIZ8Z8中有中断请求信号，则中有中断请求信号，则其输出其输出OsOs为为1 1，OOEXEX为为0 0，OsOs接到片接到片的的IsIs端，使片端，使片不工作，不工作，其输出均为其输出均为1 1，此时中断优先编码器对高，此时中断优先编码器对高8 8级中断请求信号中优级中断请求信号中优先级最高的中断请求信号进行编码；若先级最高的中断请求信号进行编码；若I IZ15Z15IIZ8Z8中无中断请求中无中断请求信号，则片信号，则片的的OOEXEX(即即QQZDZD)及及QQC C、QQB B、QQA A均为均为1 1，OsOs为为0 0，使片使片的的IsIs为为0 0，片，片处于工作状态，实现对处于工作状态，实现对I IZ7Z7IIZ0Z0中优先级中优先级最高中断请求信号进行编码。图中，最高中断请求信号进行编码。图中，I IZSZS、OOZSZS和和OOZEXZEX与优先与优先编码器编码器74LSl4874LSl48中的中的IsIs、OsOs和和OOEXEX含义相同。含义相同。编码器多路选择器 多路选择器和多路分配器是数字系统中常用的中规模集成电多路选择器和多路分配器是数字系统中常用的中规模集成电路。其基本功能是完成对多路数据的选择与分配、在公共传输路。其基本功能是完成对多路数据的选择与分配、在公共传输线上实现多路数据的分时传送。此外，还可完成数据的并线上实现多路数据的分时传送。此外，还可完成数据的并-串串转换、序列信号产生等多种逻辑功能以及实现各种逻辑函数功转换、序列信号产生等多种逻辑功能以及实现各种逻辑函数功能。因而，属于通用中规模集成电路。能。因而，属于通用中规模集成电路。多路选择器多路选择器 多路选择器多路选择器(Multiplexer)(Multiplexer)又称数据选择器或多路开关，常又称数据选择器或多路开关，常用用MUXMUX表示。它是一种多路输入、单路输出的组合逻辑电路，表示。它是一种多路输入、单路输出的组合逻辑电路，其逻辑功能是从多路输入中选中一路送至输出端，输出对输入其逻辑功能是从多路输入中选中一路送至输出端，输出对输入的选择受选择控制变量控制。通常，对于一个具有的选择受选择控制变量控制。通常，对于一个具有2 2n n路输入和路输入和一路输出的多路选择器有一路输出的多路选择器有n n个选择控制变量，控制变量的每种个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。取值组合对应选中一路输入送至输出。常见的常见的MSIMSI多路选择器有多路选择器有4 4路选择器、路选择器、8 8路选择器和路选择器和1616路选择路选择器。下图是型号为器。下图是型号为T580T580的双的双4 4路选择器的逻辑电路图、管脚排路选择器的逻辑电路图、管脚排列图和逻辑符号。列图和逻辑符号。多路选择器多路选择器 4 4路数据选择器的真值表如下。由真值表可知，当路数据选择器的真值表如下。由真值表可知，当A A1 1A A0 0=00=00时，时，W=DW=D0 0；当；当A A1 1A A0 0=01=01时，时，W=DW=Dl l；当；当A A1 1A A0 0=10=10时，时，W=DW=D2 2；当；当A A1 1A A0 0=11=11时，时，W=DW=D3 3。即在。即在A A1 1A A0 0的控制下，依次选中的控制下，依次选中D D0 0DD3 3端的信息送至输出端。其输出表达式为端的信息送至输出端。其输出表达式为 W=A W=A1 1AA0 0DD0 0+A+A1 1AA0 0D Dl l+A+A1 1A A0 0DD2 2+A+A1 1A A0 0D D3 3=miDi=miDi 式中，式中，mimi为选择变量为选择变量A A1 1、A A0 0组成的最小项，组成的最小项，DiDi为为i i端的输入数端的输入数据，取值等于据，取值等于0 0或或1 1。类似地，可以写出。类似地，可以写出2 2n n路选择器的输出表路选择器的输出表达式达式 W=miDi W=miDi 式中，式中，mimi为选择控制变量为选择控制变量An-An-1 1，An-An-2 2，A A1 1，A A0 0组成的最组成的最小项；小项；DiDi为为2 2n n路输入中的第路输入中的第i i路数据输入，取值路数据输入，取值0 0或或1 1。多路选。多路选择器除完成对多路数据进行选择的基本功能外，在逻辑设计择器除完成对多路数据进行选择的基本功能外，在逻辑设计中主要用来实现各种逻辑函数功能。中主要用来实现各种逻辑函数功能。选择控制输入选择控制输入数数 据据 输输 入入输出输出A1A1A0A0D0D0D1D1D2D2D3D3WW0 00 0D0D0d dd dd dD0D00 01 1d dD1D1d dd dD1D11 10 0d dd dD2D2d dD2D21 11 1d dd dd dD3D3D3D3多路选择器 例例7 78 8 用多路选择器实现以下逻辑函数的功能：用多路选择器实现以下逻辑函数的功能：F(A F(A，B B，C)=m(2C)=m(2，3 3，5 5，6)6)解解 根据多路选择器输出表达式根据多路选择器输出表达式W=miDiW=miDi的特点，可采用两的特点，可采用两种不同规模的种不同规模的MUXMUX实现给定函数的功能。实现给定函数的功能。方案方案：采用：采用8 8路数据选择器。路数据选择器。因为因为8 8路数据选择器的输出表达式为路数据选择器的输出表达式为 W=A2A1A0D0+A2A1A0Dl+A2A1A0D2+A2A3A0D3W=A2A1A0D0+A2A1A0Dl+A2A1A0D2+A2A3A0D3 +A2A1A0D4+A2A1A0D5+A2AlA0D6+A2AlA0D7 +A2A1A0D4+A2A1A0D5+A2AlA0D6+A2AlA0D7 逻辑函数逻辑函数F F的表达式为的表达式为 F(A F(A，B B，C)=ABC+ABC+ABC+ABCC)=ABC+ABC+ABC+ABC 比较上述两个表达式可知：要使比较上述两个表达式可知：要使W=FW=F，只需令，只需令A2=AA2=A，A1=BA1=B，A0=CA0=C且且D0=Dl=D4=D7=0D0=Dl=D4=D7=0，而，而D2=D3=D5=D6=1D2=D3=D5=D6=1即可。据即可。据此可作出用此可作出用8 8路选择器实现路选择器实现多路选择器 上述方案给出了用具有上述方案给出了用具有n n个选个选择控制变量的多路选择器实择控制变量的多路选择器实现现n n个变量函数的一般方法，个变量函数的一般方法，归纳如下：归纳如下：将函数的将函数的n n个变量依次连接个变量依次连接到到MUXMUX的的n n个选择变量端，并个选择变量端，并将函数表示成最小项之和的将函数表示成最小项之和的形式。若函数表达式中包含形式。若函数表达式中包含最小项最小项mimi，则相应，则相应MUXMUX的的DiDi接接1 1，否则，否则DiDi接接0 0。显然，该。显然，该方法虽然简单，但并不经济，方法虽然简单，但并不经济，因为因为MUXMUX的数据输入端未能的数据输入端未能得到充分利用。事实上，对得到充分利用。事实上，对于具有于具有n n个变量的逻辑函数，个变量的逻辑函数，完全可以用完全可以用n-n-1 1个选择变量的个选择变量的MUXMUX实现。实现。多路选择器 方案方案：采用：采用4 4路数据选择器。路数据选择器。4 4路选择器具有路选择器具有2 2个选择控制变量，当用来实现个选择控制变量，当用来实现3 3变量函数功变量函数功能时，应该首先从函数的能时，应该首先从函数的3 3个变量中任选个变量中任选2 2个作为选择控制变量个作为选择控制变量，然后再确定选择器的数据输入。假定选，然后再确定选择器的数据输入。假定选A A、B B与选择控制端与选择控制端A1A1、A0A0相连，则可将函数相连，则可将函数F F的表达式表示成如下形式：的表达式表示成如下形式：F(A F(A，B B，C)=ABC+ABC+ABC+ABCC)=ABC+ABC+ABC