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第第7 7章章 ARMARM的存储器系统及设计的存储器系统及设计 1 存储器系统存储器系统S3C2410X支持大、小端模式，将存储空间分成支持大、小端模式，将存储空间分成8组（组（Bank），），每组大小是每组大小是128MB，共计共计1GB。表表2.7 62.7 6组组/7/7组的存储器映射地址组的存储器映射地址各引脚功能：各引脚功能：特殊功能寄存器特殊功能寄存器 1内存控制器（内存控制器（Memory Controller）内存控制器为访问外部存储空间提供存储器控制信号，共有内存控制器为访问外部存储空间提供存储器控制信号，共有13个寄存器个寄存器。表表2.8 内存控制器内存控制器 （1）BWSCON 总线宽度控制寄存器总线宽度控制寄存器 用来控制各组存储器的总线宽度和访问周期，各位定义：用来控制各组存储器的总线宽度和访问周期，各位定义：n3131 ST7 ST7 确确定定存存储储器器7 7组组对对应应 UB/LB UB/LB 端端接接口口，0 0=不不使使用用 UB/LB UB/LB，UB/LBUB/LB端端与与nWBE3:0nWBE3:0相相连连；1 1=使使用用UB/LB UB/LB，UB/LBUB/LB端与端与nBE3:0nBE3:0相连。相连。n2727 ST6ST6、2323 ST5ST5、1919 ST4ST4、1515 ST3ST3、11 11 ST2ST2、77 ST1 ST1同上，同上，n3030 WS7 WS7 确确定定存存储储器器组组7 7的的WAITWAIT状状态态，0=0=禁禁止止WAITWAIT，1=1=使能使能 WAIT WAIT。n2626 WS6WS6、2222 WS5WS5、1818 WS4WS4、1414 WS3WS3、1010 WS2WS2、6 WS16 WS1同上。同上。n0=WAIT disable 1=WAIT enable0=WAIT disable 1=WAIT enablen29:28 DW7 确定存储器确定存储器7组的数据总线宽度。组的数据总线宽度。00=字节（字节（8位）、位）、01=半字（半字（16位）、位）、10=字（字（32位）、位）、11=保留。保留。n25:24 DW6、21:20 DW5、17:16 DW4、13:12 DW3、9:8 DW2、5:4 DW1。同上。同上。n2:1 DW0 确确定定存存储储器器0组组的的数数据据总总线线宽宽度度，只只读读位位，由由OM1:0状态决定。状态决定。01=半字（半字（16位）、位）、10=字（字（32位）。位）。（2 2）BANKCONnBANKCONn 控制寄存器控制寄存器 BANKCONn 控控制制寄寄存存器器用用于于控控制制各各组组nGCS的的时时序序，各各位位定义如下：定义如下：n14:13 Tacs nGCSn有效前地址的建立时间。有效前地址的建立时间。00=0 个个时钟、时钟、01=1个个时钟、时钟、10=2个个时钟、时钟、11=4个个时钟时钟n12:1112:11 TcosTcos nOEnOE有有效效前前芯芯片片选选择择信信号号的的建建立时间。立时间。00=0个个时钟、时钟、01=1个个时钟、时钟、10=2个个时钟、时钟、11=4个个时钟时钟n10:810:8 TaccTacc 访问周期访问周期000=1个个时钟、时钟、001=2个个时钟、时钟、010=3个个时钟、时钟、011=4个个时钟时钟100=6个个时钟、时钟、101=8个个时钟、时钟、110=10个个时钟、时钟、111=14个个时钟时钟n7:67:6 TcohTcoh nOEnOE无无效效后后芯芯片片选选择择信信号号的的保保持持时间。时间。00=0个个时钟、时钟、01=1个个时钟、时钟、10=2个个时钟、时钟、11=4个个时钟时钟n5:45:4 TcahTcah nGCSnnGCSn无无效效后后芯芯片片地地址址信信号号的的保保持时间。持时间。00=0个个时钟、01=1个个时钟、10=2个个时钟、11=4个个时钟n3:23:2 TacpTacp 页模式的访问周期。页模式的访问周期。00=2个个时钟、01=3个个时钟、10=4个个时钟、11=6个个时钟n1:01:0 页模式的配置（每次读写周期数）页模式的配置（每次读写周期数）00=1个个时钟、01=4个个时钟、10=8个个时钟、11=16个个时钟 当当 BANKCON6BANKCON6和和 BANKCON7BANKCON7中中 的的 MT=11MT=11时时，BANKCON0BANKCON0BANKCON5BANKCON5的的14:014:0定定义义与与以以上上相相同同。BANKCON6BANKCON6和和BANKCON7BANKCON7的的3:03:0定定义义有有所变化，具体如下：所变化，具体如下：n3:23:2 Trkd:RASTrkd:RAS到到CASCAS的延时。的延时。00=2个个时钟、时钟、01=3个个时钟、时钟、10=4个个时钟时钟n1:01:0 SCAN SCAN：列地址数目列地址数目00=8位、位、01=9位、位、10=10位位（3 3）REFRESH REFRESH 刷新控制寄存器刷新控制寄存器n23 REFEN 刷新使能刷新使能SDRAM：0=禁止禁止 1=使能使能SDRAM 的刷新的刷新n22 TREFMD 设置设置SDRAM 的刷新方式的刷新方式0=自动刷新方式自动刷新方式 1=自刷新方式自刷新方式n21:20 Trp 控制控制SDRAM 的行周期的行周期 00=2个个时时钟钟周周期期 01=3个个时时钟钟周周期期 10=4个个时钟周期时钟周期 11=未定义未定义n19:18 Tsrc控制控制SDRAM 的列周期的列周期00=4个个时时钟钟周周期期 01=5个个时时钟钟周周期期 10=6个个时钟周期时钟周期 11=7个个时钟周期时钟周期n17:16 保留位保留位n15:11 保留位保留位n10:0 SDRAM 的刷新计数值。的刷新计数值。刷新周期刷新周期=(2=(21111 刷新计数值刷新计数值 +1)/HCLK+1)/HCLK例例如如：如如果果刷刷新新周周期期是是15.6 15.6 usus，HCLK HCLK 是是 60 60 MHz,MHz,则则:刷新计数器的值刷新计数器的值 =2=21111 +1-60 x15.6=1113 +1-60 x15.6=1113在在LinuxLinux系系统统的的/include/asm-arm/arch-/include/asm-arm/arch-s3c2410/S3C2410.hs3c2410/S3C2410.h头文件中定义了各寄存器，头文件中定义了各寄存器，其源代码如下：其源代码如下：n#define#define bMEMCON(NbbMEMCON(Nb)_REG(0 x48000000+_REG(0 x48000000+(NbNb)n#define BWSCON#define BWSCONbMEMCON(0)bMEMCON(0)n#define#define bBANKCON(NbbBANKCON(Nb)bMEMCON(Nb+1)*4)bMEMCON(Nb+1)*4)n#define BANKCON0#define BANKCON0bBANKCON(0)bBANKCON(0)n#define BANKCON1#define BANKCON1bBANKCON(1)bBANKCON(1)n#define BANKCON2#define BANKCON2bBANKCON(2)bBANKCON(2)n#define BANKCON3#define BANKCON3bBANKCON(3)bBANKCON(3)n#define BANKCON4#define BANKCON4bBANKCON(4)bBANKCON(4)n#define BANKCON5#define BANKCON5bBANKCON(5)bBANKCON(5)n#define BANKCON6#define BANKCON6bBANKCON(6)bBANKCON(6)n#define BANKCON7#define BANKCON7bBANKCON(7)bBANKCON(7)n#define REFRESH#define REFRESHbMEMCON(0 x24)bMEMCON(0 x24)n#define BANKSIZE#define BANKSIZEbMEMCON(0 x28)bMEMCON(0 x28)n#define MRSRB6#define MRSRB6bMEMCON(0 x2C)bMEMCON(0 x2C)n#define MRSRB7#define MRSRB7bMEMCON(0 x30)bMEMCON(0 x30)2 2NandNand Flash Flash 控制器控制器S3C2410XS3C2410X支支持持NandNand FlashFlash启启动动，启启动动代代码码存存储储在在NandNand FlashFlash上上。启启动动时时，NandNand FlashFlash的的前前4KB4KB（OM1:0=0OM1:0=0，地地址址为为0 x000000000 x00000000）将将被被装装载载到到内内部部的的固固定定地地址址中中，然然后后开开始始执执行行其其中中的的启启动动代代码码。一一般般情情况况下下，该该启启动动代代码码会会把把NandNand FlashFlash中中的的内内容容拷拷贝贝到到SDRAMSDRAM中中去去，拷拷贝贝完完后后，主主程程序序将将在在SDRAMSDRAM中执行。中执行。操作流程如图操作流程如图2.102.10所示。所示。自动引导模式流程：自动引导模式流程：复位；复位；如果自动引导模式使能，如果自动引导模式使能，Nand Flash中的前中的前4KB代码拷贝到内部的小石头区域；代码拷贝到内部的小石头区域；小石头映射到小石头映射到nGCS0；CPU开始执行小石头区域中的代码。开始执行小石头区域中的代码。Nand Flash模式：模式：通过通过NFCONF寄存器设置寄存器设置Nand Flash配置；配置；把把Nand Flash命令写入命令写入NFCMD寄存器；寄存器；把把Nand Flash地址写入地址写入NFADDR寄存器；寄存器；读读/写数据同时通过写数据同时通过NFSTAT寄存器检测寄存器检测Nand Flash状态。读操作前或者程序执行状态。读操作前或者程序执行后检查后检查R/nB信号。信号。(1)NFCONF(1)NFCONF 配置寄存器配置寄存器15 Enable/Disable15 Enable/Disable：NAND Flash NAND Flash 控制使能。控制使能。0=禁止禁止 NAND Flash 控制器控制器 1=使能使能 NAND Flash 控制器控制器 复复位位后后该该位位自自动动清清零零，访访问问NAND NAND FlashFlash，必必须须使使该位置该位置1 1。14:13 14:13 保留位保留位12 12 初始化初始化ECC ECC 解码解码/编码编码 0 0=不不初初始始化化ECCECC，1=1=初初始始化化 ECCECC，因因为为S3C2410 S3C2410 只只支支持持512512字字节节的的ECCECC检检测测,所所以以，每每初初始始化化512512字节需初始化字节需初始化 ECC ECC。11 NAND Flash11 NAND Flash存储器的存储器的nFCEnFCE 控制使能位：控制使能位：0=0=NAND NAND flash flash nFCEnFCE（使使能能)、1=NAND 1=NAND flash flash nFCEnFCE(无效无效)，(复位后复位后,nFCEnFCE 自动为无效。自动为无效。)10:810:8 TACLS TACLS：设设置置TACLS TACLS CLE CLE&ALE ALE 的的持持续续时时间，设置值为间，设置值为0 07 7。持续时间持续时间 =HCLK*(TACLS+1)=HCLK*(TACLS+1)77 保留位保留位6:46:4 TWRPH0TWRPH0 ：设设置置TWRPH0TWRPH0的的持持续续时时间间，设设置置值值为为0 07 7。持续时间持续时间 =HCLK*(TWRPH0+1)=HCLK*(TWRPH0+1)33 保留位保留位2:02:0 TWRPH1 TWRPH1：设设置置TWRPH1TWRPH1的的持持续续时时间间，设设置置值值为为0 07 7。持续时间持续时间 =HCLK*(=HCLK*(TWRPH1TWRPH1+1)+1)（2 2）NFCMD NFCMD 命令设置寄存器命令设置寄存器15:815:8 保留位保留位7:07:0 Command Command：NAND Flash NAND Flash 存储器命令值。存储器命令值。（3 3）NFADDRNFADDR地址设置寄存器地址设置寄存器15:8 15:8 保留位保留位7:0 Address 7:0 Address：NAND flash NAND flash 存储器地址值。存储器地址值。（4 4）NFDATA NFDATA 数据寄存器数据寄存器15:815:8 保留位保留位7:07:0 Data Data：NAND FlashNAND Flash存储器的读出数据或写入编程数据。存储器的读出数据或写入编程数据。（5 5）NFSTAT NFSTAT 操作状态寄存器操作状态寄存器16:116:1 保留位保留位0 0 RnBRnB：NAND FlashNAND Flash存储器就绪存储器就绪/忙标志位，由忙标志位，由R/R/nBnB引脚检测引脚检测0 0=NAND NAND Flash Flash 存存储储器器为为“忙忙”，1 1=NAND NAND FlashFlash存存储储器器为为“准备就绪准备就绪”。（6 6）NFECC NFECC 纠错码寄存器纠错码寄存器 23:16 23:16 ECC2ECC2：纠纠错错码码#2#2。15:8 15:8 ECC1ECC1：纠纠错错码码#1#1。7:0 7:0 ECC0ECC0：纠纠错错码码#0#0。在在LinuxLinux系系统统的的/include/asm-arm/arch-/include/asm-arm/arch-s3c2410/S3C2410.hs3c2410/S3C2410.h头头文文件件中中定定义义了了各各NandNand FlashFlash控制寄存器控制寄存器.其源代码如下：其源代码如下：#define#define bNAND_CTL(NbbNAND_CTL(Nb)_REG(0 x4e000000+()_REG(0 x4e000000+(NbNb)#define NFCONF#define NFCONF bNAND_CTL(0 x00)bNAND_CTL(0 x00)#define NFCMD bNAND_CTL(0 x04)#define NFCMD bNAND_CTL(0 x04)#define NFADDR bNAND_CTL(0 x08)#define NFADDR bNAND_CTL(0 x08)#define NFDATA bNAND_CTL(0 x0c)#define NFDATA bNAND_CTL(0 x0c)#define NFSTAT bNAND_CTL(0 x10)#define NFSTAT bNAND_CTL(0 x10)#define NFECC bNAND_CTL(0 x14)#define NFECC bNAND_CTL(0 x14)nFlash设计3 3时钟和电源管理时钟和电源管理 S3C2410XS3C2410X的的主主时时钟钟由由外外部部晶晶振振或或者者外外部部时时钟钟提提供供，选选择择后后可可以以生生成成3 3种种时时钟钟信信号号，分分别别是是CPUCPU使使用用的的FCLKFCLK，AHBAHB总总线线使使用用的的HCLKHCLK和和APBAPB总总线线使使用用的的PCLKPCLK。时时钟钟管管理理模模块块同同时时拥拥有有两两个个锁锁相相环环，一一个个称称为为MPLLMPLL，用用于于FCLKFCLK、HCLKHCLK和和PCLKPCLK；另另一一个称为个称为UPLLUPLL，用于用于USBUSB设备。设备。（1 1）时时钟钟源源选选择择对对时时钟钟的的选选择择是是通通过过OM3:2OM3:2实现的，如表实现的，如表2.102.10所示。所示。表表2.10 时钟源选择时钟源选择 OM3:2=00B时，晶体为时，晶体为MPLL CLK和和UPLL CLK提供提供时钟源；时钟源；OM3:2=01B时，晶体为时，晶体为MPLL CLK提供时钟源，提供时钟源，EXTCLK为为UPLL CLK提供时钟源；提供时钟源；OM3:2=10B时，时，EXTCLK为为MPLL CLK提供时钟源，晶体为提供时钟源，晶体为UPLL CLK提供提供时钟源；时钟源；OM3:2=11B时，时，EXTCLK为为MPLL CLK和和UPLL CLK提供时钟。提供时钟。（2 2）时钟控制逻辑。）时钟控制逻辑。时时钟钟控控制制逻逻辑辑决决定定了了所所使使用用的的时时钟钟源源，是是采采用用MPLL作作为为FCLK，还还是是采采用用外外部部时时钟钟。复复位位后后，Fin直直接接传传递递给给FCLK，即即使使不不想想改改变变默默认认的的PLLCON值值，也也需需要要重重新新写写一一遍遍。FCLK由由ARM920T核核使使用用，HCLK提提供供给给AHB总总线线，PCLK提提供供给给了了APB总总线线。S3C2410X支支持持HCLK、FCLK和和PCLK的的分分频频选选择择，其其比比率率是是通通过过CLKDIV寄寄存存器器中中的的HDIVN和和PDIVN控控制制的，如表的，如表2.11所示。所示。表表2.11 分频设定表分频设定表（3 3）电源管理。）电源管理。S3C2410X电电源源管管理理模模块块通通过过4种种模模式式有有效效地地控控制制功功耗耗，即即：Normal模模式式、Slow模模式式、Idle模模式式和和Power-off模模式式。图图2.12所所示了示了S3C2410电源管理模式的转换关系。电源管理模式的转换关系。图图2.12 S3C2410电源管理转换模式电源管理转换模式 NormalNormal模模式式：为为CPUCPU和和所所有有的的外外设设提提供供时时钟钟，所所有有的的外外设设开开启启时时，该该模模式式下下的的功功耗耗最最大大。这这种种模模式式允允许许用用户户通通过过软软件件控控制制外外设设，可可以以断断开开提提供供给给外外设设的的时钟以降低功耗。时钟以降低功耗。SlowSlow模模式式：采采用用外外部部时时钟钟生生成成FCLKFCLK的的方方式式，此此时时电电源的功耗取决于外部时钟。源的功耗取决于外部时钟。IdleIdle模模式式：断断开开FCLKFCLK与与CPUCPU核核的的连连接接，外外设设保保持持正正常，该模式下的任何中断都可唤醒常，该模式下的任何中断都可唤醒CPUCPU。Power-offPower-off模式：模式：断开内部电源，只给内部的唤醒断开内部电源，只给内部的唤醒逻辑供电。一般模式下需要两个电源，一个提供给逻辑供电。一般模式下需要两个电源，一个提供给唤醒逻辑，另外一个提供给唤醒逻辑，另外一个提供给CPUCPU和内部逻辑，在和内部逻辑，在Power-offPower-off模式下，后一个电源关闭。该模式可以通模式下，后一个电源关闭。该模式可以通过过EINT15:0EINT15:0和和RTCRTC唤醒。唤醒。（4 4）时钟和电源管理寄存器）时钟和电源管理寄存器 S3C2410XS3C2410X通通过过控控制制寄寄存存器器实实现现对对时时钟钟和和电电源源的的管管理，相关寄存器如表理，相关寄存器如表2.122.12所示。所示。表表2.12 时钟控制器时钟控制器表表2.12 时钟控制器时钟控制器(续续)#define#define OlocktimeOlocktime 0 x000 x00 /*R/W,PLL lock /*R/W,PLL lock time count register*/time count register*/#define#define oMPLLCONoMPLLCON0 x040 x04 /*R/W,MPLL /*R/W,MPLL configuration register*/configuration register*/#define#define oUPLLCONoUPLLCON0 x080 x08 /*R/W,UPLL /*R/W,UPLL configuration register*/configuration register*/#define#define oCLKCONoCLKCON0 x0C0 x0C /*R/W,Clock /*R/W,Clock generator control reg.*/generator control reg.*/#define#define oCLKSLOWoCLKSLOW0 x100 x10 /*R/W,Slow clock /*R/W,Slow clock control register*/control register*/#define#define oCLKDIVNoCLKDIVN0 x140 x14 /*R/W,Clock /*R/W,Clock divider control*/divider control*/在在Linux系统的系统的/include/asm-arm/arch-s3c2410/S3C2410.h头文件中定义了时钟和电源管理寄存器。头文件中定义了时钟和电源管理寄存器。其源代码如下：其源代码如下：/*Registers*/*Registers*/#define LOCKTIME#define LOCKTIME bCLKCTL(oLOCKTIMEbCLKCTL(oLOCKTIME)#define MPLLCON#define MPLLCON bCLKCTL(oMPLLCONbCLKCTL(oMPLLCON)#define UPLLCON#define UPLLCON bCLKCTL(oUPLLCONbCLKCTL(oUPLLCON)#define CLKCON#define CLKCON bCLKCTL(oCLKCONbCLKCTL(oCLKCON)#define CLKSLOW#define CLKSLOW bCLKCTL(oCLKSLOWbCLKCTL(oCLKSLOW)#define CLKDIVN#define CLKDIVN bCLKCTL(oCLKDIVNbCLKCTL(oCLKDIVN)相关芯片引脚说明：相关芯片引脚说明：3.1 基本电路设计3.1.1电源电路设计S3C2410X需要3.3V和1.8V两种供电电压，是由5V电源电压经 LM1085-3.3V和 AS1117-1.8V分别得到 3.3V和1.8V的工作电压。开发板上的芯片多数使用了 3.3V电压，而 1.8V是供给 S3C2410 内核使用的。5V电压供给音频功放芯片、LCD、电机、硬盘、CAN总线等电路使用。具体如图3.1所示。RTC 电电路路的的电电压压是是 1.8V，实实际际是是将将电电池池电电压压或或 3.3V电电压压经经过过两两个个 BAV99（等等价价于于4 个个二二极管串联）降压后得到的。如图极管串联）降压后得到的。如图3.2所示。所示。图图3.2 RTC 电路的电压原理图电路的电压原理图n3.1.2 复位电路设计复位电路设计 n硬硬件件复复位位电电路路实实现现对对电电源源电电压压的的监监控控和和手手动动复复位位操操作作。IMP811T 的的复复位位电电平平可可以以使使 CPU JTAG（nTRST）和和板板级级系系统统（nRESET）全全部部复位；复位；RESET反相后得到反相后得到nRESET信号。信号。图图3.3 系统的复位电路系统的复位电路n3.1.3 3.1.3 晶振电路设计晶振电路设计nS3C2410X微微处处理理器器的的主主时时钟钟可可以以由由外外部部时时钟钟源源提提供供，也也可可以以由由外外部部振振荡荡器器提提供供，通通过过引引脚脚OM3:2来进行选择。来进行选择。nOM3:2=00时时，MPLL和和UPLL的的时时钟钟均均选选择择外部振荡器；外部振荡器；nOM3:2=01时时，MPLL的的时时钟钟选选择择外外部部振振荡荡器器；UPLL选择外部时钟源；选择外部时钟源；nOM3:2=10时时，MPLL的的时时钟钟选选择择外外部部时时钟钟源源；UPLL选择外部振荡器；选择外部振荡器；nOM3:2=11时时，MPLL和和UPLL的的时时钟钟均均选选择择外部时钟源。外部时钟源。该该系系统统中中选选择择OM3:2均均接接地地的的方方式式，即即采采用用外外部部振振荡荡器器提提供供系系统统时时钟钟。外外部部振振荡荡器器由由12MHz晶晶振振和和2个个15pF的的微微调调电电容容组组成成。如如图图3.4所示，所示，图图3.4 晶振电路原理图晶振电路原理图 图图3.5所所示示的的是是S3C2410X应应用用系系统统所所需需的的RTC时时钟钟电电路路图图，电电路路由由12MHz晶晶振振和和2个个15pF的的电电容容组组成成，振振荡荡电电路路的的输输出出接接到到S3C2410X微微处处理理器器的的XTlpll脚脚，输输入入由由XTOpll提提供供。12MHz的的晶晶振振频频率率经经S3C2410X内部内部PLL电路的倍频后可达电路的倍频后可达203MHz。图图3.5 系统时钟的选择系统时钟的选择3.2 3.2 存储器系统设计存储器系统设计 在在嵌嵌入入式式应应用用系系统统中中，通通常常使使用用3 3种种存存储储器器接接口口电电路路，Nor Nor FlashFlash接接口口、NandNand FlashFlash接接口口和和SDRAMSDRAM接接口口电电路路。引引导导程程序序既既可可存存储储在在Nor Nor FlashFlash中中，也也可可存存储储在在NandNand FlashFlash中中。而而SDRAMSDRAM中中存存储储的的是是执执行行中中的的程程序序和和产产生生的的数数据据。存存储储在在Nor Nor FlashFlash中中的的程程序序可可直直接接执执行行，与与在在SDRAMSDRAM执执行行相相比比速速度度较较慢慢。存存储储在在NandNand FlashFlash中中的的程程序，需要拷贝到序，需要拷贝到RAMRAM中去执行。中去执行。3.2.1 8位存储器接口设计位存储器接口设计 由由于于ARMARM微微处处理理器器的的体体系系结结构构支支持持8 8位位/16/16位位/32/32位位的的存存储储器器系系统统，相相应应地地可可以以构构建建8 8位位的的存存储储器器系系统统、1616位位的的存存储储器器系系统统或或3232位位的的存存储储器器系系统统，在在采采用用8 8位位存存储储器器构构成成8 8位位/16/16位位/32/32位位的的存存储储器器系系统统时时，除除数数据据总总线线的的连连接接不不同同之之处处，其其它它的的信信号线的连接方法基本相同。号线的连接方法基本相同。1 1构建构建8 8位的存储器系统位的存储器系统采采用用8 8位位存存储储器器构构成成8 8位位的的存存储储器器系系统统。此此时时，在在初初始始化化程程序序中中还还必必须须通通过过BWSCONBWSCON寄寄存存器器中中的的DWnDWn 设设置为置为0000，选择，选择8 8位的总线方式。位的总线方式。存储器的存储器的nOEnOE端接端接S3C2410XS3C2410X的的nOEnOE引脚；引脚；存储器的存储器的nWEnWE端接端接S3C2410XS3C2410X的的nWEnWE引脚；引脚；存储器的存储器的nCEnCE端接端接S3C2410XS3C2410X的的nGCSnnGCSn引脚；引脚；存存储储器器的的地地址址总总线线A15A15A0A0与与S3C2410XS3C2410X的的地地址址总线总线ADDR15ADDR15ADDR0ADDR0相连；相连；存存储储器器的的8 8位位数数据据总总线线DQ7DQ7DQ0DQ0与与S3C2410XS3C2410X的的数据总线数据总线DATA7DATA7DATA0DATA0相连。相连。2 2构建构建1616位的存储器系统位的存储器系统采采用用两两片片8 8位位存存储储器器芯芯片片以以并并联联方方式式可可构构成成1616位位的的存存储储器器系系统统，此此时时，在在初初始始化化程程序序中中将将BWSCONBWSCON寄寄存存器器中中的的DWnDWn 设设置置为为0101，选择，选择1616位的总线方式。位的总线方式。存储器的存储器的nOEnOE端接端接S3C2410XS3C2410X的的nOEnOE引脚；引脚；低低8 8位位的的存存储储器器的的nWEnWE端端接接S3C2410XS3C2410X的的nWBE0nWBE0引引脚脚，高高8 8位位的存储器的的存储器的nWEnWE端接端接S3C2410XS3C2410X的的nWBE1nWBE1引脚；引脚；存储器的存储器的nCEnCE端接端接S3C2410XS3C2410X的的nGCSnnGCSn引脚；引脚；存存储储器器的的地地址址总总线线A15A15A0A0与与S3C2410XS3C2410X的的地地址址总总线线ADDR16ADDR16ADDR1ADDR1相连；相连；低低8 8位位的的存存储储器器的的8 8位位数数据据总总线线DQ7DQ7DQ0DQ0与与S3C2410XS3C2410X的的数数据据总总线线DATA7DATA7DATA0DATA0相相连连，高高8 8位位的的存存储储器器的的8 8位位数数据据总总线线DQ7DQ7DQ0DQ0与与S3C2410XS3C2410X的数据总线的数据总线DATA15DATA15DATA8DATA8相连。相连。3 3构建构建3232位的存储器系统位的存储器系统采采用用四四片片8 8位位存存储储器器芯芯片片以以并并联联方方式式可可构构成成3232位位的的存存储储器器系系统统，如如图图3.8 3.8 所所示示，此此时时，在在初初始始化化程程序序中中将将BWSCONBWSCON寄寄存存器器中中的的DWnDWn 设设置置为为1010，选选择择3232位位的的总总线线方方式。式。存储器的存储器的nOEnOE端接端接S3C2410XS3C2410X的的nOEnOE引脚；引脚；低低8 8位位的的存存储储器器的的nWEnWE端端接接S3C2410XS3C2410X的的nWBE0nWBE0引引脚脚，次次低低8 8位位的的存存储储器器的的nWEnWE端端接接S3C2410XS3C2410X的的nWBE1nWBE1引引脚脚，次次高高8 8位位的的存存储储器器的的nWEnWE端端接接S3C2410XS3C2410X的的nWBE2nWBE2引引脚脚，高高8 8位的存储器的位的存储器的nWEnWE端接端接S3C2410XS3C2410X的的nWBE3nWBE3引脚；引脚；存储器的存储器的nCEnCE端接端接S3C2410XS3C2410X的的nGCSnnGCSn引脚；引脚；存存储储器器的的地地址址总总线线A15A15A0A0与与S3C2410XS3C2410X的的地地址址总线总线ADDR17ADDR17ADDR2ADDR2相连。相连。图图3.8 32位存储器系统位存储器系统 3.2.2 SDRAM3.2.2 SDRAM接口电路设计接口电路设计 在在ARMARM嵌嵌入入式式应应用用系系统统中中，SDRAMSDRAM主主要要用用于于程程序序的的运运行行空空间间、数数据据及及堆堆栈栈区区。当当系系统统启启动动时时，CPUCPU首首先先从从复复位位地地址址0 x00 x0处处读读取取启启动动程程序序代代码码，完完成成系系统统的的初初始始化化后后，为为提提高高系系统统的的运运行行的的速速度度，程程序序代代码码通通常常装装入入到到SDRAMSDRAM中中运运行行。在在S3C2410XS3C2410X片片内内具具有有独独立立的的SDRAMSDRAM刷刷新新控控制制逻逻辑辑电电路路，可可方方便便地地与与SDRAMSDRAM接接口口。目目前前常常用用的的SDRAMSDRAM芯芯片片有有8 8位位和和1616位位的的数数据据宽宽度度、工工作作电电压压一一般般为为3.3 3.3 V V。主主要要生生产产厂厂商商有有HYUNDAIHYUNDAI、WinbondWinbond等等，下下面面以以K4S561632C-TC75K4S561632C-TC75为为例例说说明明其其与与S3C2410XS3C2410X的的接接口口方方法法，构构成成16M 16M x x 3232位位的的存存储储系统。系统。K4S561632C-TC75K4S561632C-TC75存储器是存储器是4 4组组 4M 4M 16 16 位的动态存储器，位的动态存储器，工作电压为工作电压为3.3 V3.3 V，其封装形式为其封装形式为5454脚脚TSOPTSOP，兼容兼容LVTTLLVTTL接口，接口，数据宽度为数据宽度为1616位，支持自动刷新（位，支持自动刷新（Auto-RefreshAuto-Refresh）和自刷新和自刷新(Self-Refresh)(Self-Refresh)。其引脚如图其引脚如图3.93.9所示，引脚功能如表所示，引脚功能如表3.13.1所示。所示。图图3.9 K4S561632C-TC75引脚图引脚图 引脚引脚名名 称称说说 明明CLK时钟时钟时钟输入时钟输入CKE时钟使能时钟使能片内时钟信号使能片内时钟信号使能CS*片选片选为低电平时芯片才能工作为低电平时芯片才能工作BA0、BA1组地址选择组地址选择用于片内用于片内4个组选择个组选择A12A0地址总线地址总线为行、列的地址线为行、列的地址线RAS*行地址锁存行地址锁存低电平时锁存行地址低电平时锁存行地址CAS*列地址锁存列地址锁存低电平时锁存列地址低电平时锁存列地址WE*写使能写使能使能写信号和允许列改写，使能写信号和允许列改写，WE*和和CAS*有效时锁存数据有效时锁存数据LDQM、UDQM数据数据I/O屏蔽屏蔽在读模式下控制输出缓冲，写模式下屏蔽输入数据在读模式下控制输出缓冲，写模式下屏蔽输入数据DQ15DQ0DQ0数据总线数据总线数据输入数据输入/输出引脚输出引脚VDD/VSS电源电源/地地内部电源及输入缓冲电源内部电源及输入缓冲电源/地地VDDQ/VSSQ电源电源/地地输出缓冲电源输出缓冲电源/地地NC空空空引脚空引脚表表3.1 K4S561632C-TC75引脚功能表引脚功能表 采用两片采用两片K4S561632C-TC75K4S561632C-TC75存储器芯片可组成存储器芯片可组成16M 16M 32 32位位SDRANSDRAN存储器系统，其片选信号存储器系统，其片选信号CS*CS*接接S3C2410XS3C2410X的的nGCS6 nGCS6 引脚，引脚，具体连线如图具体连线如图3.103.10所示。所示。图3.10 K4S561632C-TC75组成的32位SDRAM存储器系统 3.2.3 Flash接口电路设计接口电路设计 FlashFlash闪闪存存是是非非易易失失存存储储器器，可可以以对对称称为为块块的的存存储储器器单单元元块块进进行行擦擦写写和和再再编编程程。目目前前所所做做用用的的FlashFlash芯芯片片主主要要有有NorFlashNorFlash和和NandNand FlashFlash两两种种。但但这这两两种种FlashFlash芯芯片片在在某某些些方方面面存存在在一一定定的的差差异异，如如：NandNand器器件件执执行行擦擦除除操操作作简简单单，而而NorNor则则要要求求在在进进行行写写入入前前先先将将目目标标块块内内所所有有的的位位都都写写为为0 0；NorNor的的读读速速度度比比NandNand稍稍快快一一些些；NandNand的的写写入入速速度度比比NorNor快快很很多多，NandNand需需4ms4ms擦擦除除，而而NorNor需需要要5s5s快快。NandNand FlashFlash的的单单元元尺尺寸寸几几乎乎是是NorNor器器件件的的一一半半，由由于于生生产产过过程程更更为为简简单单，其其价价格格低低。在在NandNand闪闪存存中中每每个个块块的的最最大大擦擦写写次次数数是是一一百百万万次次，而而NorNor的的擦擦写写次次数数是十万次。是十万次。NorNor具具有有XIPXIP（eXecuteeXecute In In PlacePlace，芯芯片片内内执执行行）特特性性，应应用用程程序序可可以以直直接接在在FlashFlash闪闪存存内内运运行行，不不必必再再把把代代码码读读到到系系统统RAMRAM中中。NorNor的的传传输输效效率率很很高高，在在14MB14MB的的小小容容量量时时具具有有很很高高的的成成本本效效益益，但但是是很很低低的的写写入入和和擦擦除除速速度度大大大大影影响响了了它它的的性性能能。NandNand结结构构能能提提供供极极高高的的单单元元密密度度，可可以以达达到到高高存存储储密密度度，并并且且写写入入和和擦擦除除的的速速度度也也很很快快。在在接接口口方方面面，Nor Nor FlashFlash和和NandNand FlashFlash也也存存在在着着差差别别。Nor Nor FlashFlash带带有有SRAMSRAM接接口口，NandNand器器件件使使用用复复杂杂的的I/OI/O口口来来串串行行存取数据。存取数据。1 1Nor FlashNor Flash与与S3C2410XS3C2410X微处理器接口设计微处理器接口设计SST39LF/VF160SST39LF/VF160是是1M X 161M X 16位的位的CMOSCMOS芯片，芯片，SST39LF160SST39LF160工作电压为工作电压为3.03.03.6V3.6V，SST39VF160SST39VF160工作电压为工作电压为2.72.73.6V3.6V，采用采用4848脚脚TSOPTSOP封装或封装或TFBGATFBGA封装，封装，1616位数据宽位数据宽度，以字模式（度，以字模式（1616位数据宽度）的方式工作。位数据宽度）的方式工作。SST39VF160SST39VF160的在系统编程和编程操作仅需的在系统编程和编程操作仅需3.3V3.3V电压，电压，通过命令可以对芯片进行编程（烧写）、擦除（整片通过命令可以对芯片进行编程（烧写）、擦除（整片擦除和按扇区擦除）以及其他操作。擦除和按扇区擦除）以及其他操作。SST39LF/VF160SST39LF/VF160的引脚图如图的引脚图如图3.113.11所示，引脚功能如表所示，引脚功能如表3.23.2所示。所示。图图3.11 SST39LF/VF160的引脚图的引脚图 表3.2SST39LF160/SST39VF160引脚功能表引脚引脚名名 称称说说 明明CE*片选片选为低电平时芯片才能工作为低电平时芯片才能工作OE*输出使能输出使能用于片内用于片内4个组选择个组选择A19A0地址总线地址总线地址线地址线WE*写使能写使能使能写信号和允许列改写使能写信号和允许列改写DQ15DQ0DQ0数据总线数据总线数据输入数据输入/输出引脚输出引脚VDD电源电源3.3V电源电源VSS地地地地NC空空空引脚空引脚 表表3.2 SST39LF160/SST39VF160引脚功能表引脚功能表 嵌嵌入入式式应应用用系系统统中中，常常见见的的Nor Nor FlashFlash存存储储器器芯芯片片单单片容量有片容量有1MB1MB、2MB2MB、4MB4MB、8MB8MB、16MB16MB等。等。下下面面以以SST39VF160SST39VF160为为例例，简简述述其其与与S3C2410XS3C2410X微微处处理器的连线，构成理器的连线，构成1M X 161M X 16位的存储器系统。位的存储器系统。SST39VF160SST39VF160的的OE*OE*与与S3C2410XS3C2410X的的nOEnOE相连；相连；WE*WE*与与S3C2410XS3C2410X的的nWEnWE相连；地址总线相连；地址总线A19A19A0A0与与S3C2410XS3C2410X的的地址总线地址总线ADDR20ADDR20ADDR1ADDR1相连（注：因为是相连（注：因为是1616位的存位的存储器系统，半字对齐，所以储器系统，半字对齐，所以S3C2410XS3C2410X的的A0A0不用连线）；不用连线）；1616位的数据总线位的数据总线DQ15DQ15DQ0DQ0与与S3C2410XS3C2410X的低的低1616位数据位数据总线总线XDATA15XDATA15XDATA0XDATA0相连，如图相连，如图3.123.12所示。所示。图图3.12 SST39LF/VF160的存储系统电路图的存储系统电路图 2 2NandNand Flash Flash与与S3C2410XS3C2410X微处理器接口电路设计微处理器接口电路设计 NandNand FlashFlash相相对对于于Nor Nor FlashFlash接接口口复复杂杂得得多多，但但对对于于S3C2410XS3C2410X微微处处器器提提供供了了NandNand FlashFlash的的接接口口，使其在嵌入式应用系统中的接口大大简便。使其在嵌入式应用系统中的接口大大简便。例例：K9F1208UDM-YCB0/K9F1208UDM-YIB0 K9F1208UDM-YCB0/K9F1208UDM-YIB0 存存储器与储器与S3C2410XS3C2410X微处理器接口。微处理器接口。K9F1208UDM-YCB0/K9F1208UDM-YIB0 K9F1208UDM-YCB0/K9F1208UDM-YIB0 存储器是存储器是64M64M8 8位的位的NAND FlashNAND Flash存储器，数据总线宽度为存储器，数据总线宽度为8 8位，工作电压为位，工作电压为2.7V-3.6V2.7V-3.6V，采作采作4848脚脚TSOPTSOP封装，封装，系统的编程和擦除电压仅需系统的编程和擦除电压仅需3.3V3.3V，其引脚如图其引脚如图3.133.13所示，引脚功能如表所示，引脚功能如表3.33.3所所 表表3.3 U-K9F1208UDM引脚功能表引脚功能表 图图3.13 U-K9F1208UDM引脚图引脚图 K9F1208UDMK9F1208UDM与与S3C2410XS3C2410X微处理器接口如微处理器接口如图图3.143.14所示。所示。K9F1208UDMK9F1208UDM的的ALEALE和和CLECLE引脚分别与引脚分别与S3C2410XS3C2410X的的ALEALE和和CLECLE引脚相连；引脚相连；K9F1208UDMK9F1208UDM的的WE*WE*、RE*RE*、CE*CE*和和R/BR/B引脚引脚分别与分别与S3C2410XS3C2410X的的NfweNfwe、NfreNfre、nFCEnFCE和和R/R/nBnB引引脚相连；脚相连；K9F1208UDMK9F1208UDM的数据输入输出线的数据输入输出线IO7IO7IO0IO0分别与分别与S3C2410XS3C2410X的的DATA7DATA7DATA0DATA0引脚相引脚相连。连。其操作模式如表其操作模式如表3.43.4所示。所示。图图3.14 Nand Flash存储系统电路存储系统电路 返回返回S3C2410X其余部分引脚说明：nEND
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