VHDL主要描述语句课件

第五章VHDL主要描述语句第五章VHDL主要描述语句主要内容概 述行为描述语句结构描述语句主要内容概述5.1 概 述VHDLVHDL中中的描述语句了分为的描述语句了分为顺序语句顺序语句(Sequential(Sequential Statements)Statements)和并行语句和并行语句 (Concurrent Statements)(Concurrent Statements)两大基两大基本系列。本系列。5.1概述VHDL中的描述语句了分为顺序语句(Sequ5.2 行为描述语句5.2.1 5.2.1 赋值语句赋值语句赋值语句有两种赋值语句有两种，即信号赋值语句和变量赋值语句。即信号赋值语句和变量赋值语句。每一种赋值语每一种赋值语句都有三个基本组成部分，即赋值目标、赋值符号和赋值源。句都有三个基本组成部分，即赋值目标、赋值符号和赋值源。信号赋值信号赋值语句和变量赋值语句的语法格式如下语句和变量赋值语句的语法格式如下:信号赋值目标信号赋值目标=赋值源赋值源；变量赋值目标变量赋值目标:=:=赋值源赋值源；标识符、数组元素目标的赋值语句示例如下：SIGNALs1,s2:STD_LOGIC;SIGNALarray1:STD_LOGIC_VECTOR(0TO3);PROCESS(s1)VARIABLEv1,v2:STD_LOGIC;BEGINV1:=0;V2:=1;S1=s1ANDs2;S2=s1ORs2;array1(0)=V1;array1(1)=V2;array1(2)=S1;array1(3)=S2;ENDPROCESS;5.2行为描述语句5.2.1赋值语句标识符、数组元素5.2.2 并行信号赋值语句1.1.一般信号赋值语句一般信号赋值语句一般信号赋值语句一般信号赋值语句信号赋值目标信号赋值目标=延迟选项延迟选项 表达式表达式 延迟表达式；延迟表达式；例5.1四位并行加法器的数据流描述。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYADD4ISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B:INSTD_LOGIC_VECTOR(3DOWNTO0);CIN:INSTD_LOGIC;SUM:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDADD4;ARCHITECTUREADD4_concurntOFADD4IS-定义包含有进位的SUM信号SIGNALSUMINT:STD_LOGIC_VECTOR(4DOWNTO0);BEGINSUMINT=(0&A)+(0&B)+(0000&CIN)AFTER10ns;COUT=SUMINT(4)AFTER15ns;SUM=SUMINT(3DOWNTO0)AFTER15ns;ENDADD4_concurnt;5.2.2并行信号赋值语句1.一般信号赋值语句例5.1四5.2.2 并行信号赋值语句（续1）2.2.条件信号赋值语条件信号赋值语条件信号赋值语条件信号赋值语句句句句赋值目标赋值目标=表达式表达式 WHENWHEN 赋值条件赋值条件 ELSEELSE表达式表达式 WHENWHEN 赋值条件赋值条件 ELSEELSE 表达式表达式；例5.23选1多路选择器的行为描述。5.2.2并行信号赋值语句（续1）2.条件信号赋值语句5.2.2 并行信号赋值语句（续2）2.2.条件信号赋值语条件信号赋值语条件信号赋值语条件信号赋值语句句句句例5.23选1多路选择器的行为描述。LIBRARYIEEE;USEIEEE.STD_LOGIC1164.ALL;ENTITYmux31ISPORT(a,b,c:INSTD_LOGIC;en1,en2:INSTD_LOGIC;z:OUTSTD_LOGIC);ENDmux31;ARCHITECTUREbehavioralOFmux31ISBEGINZ=aWHENen2=1ELSEbWHENen1=1ELSEc;ENDbehavioral;5.2.2并行信号赋值语句（续2）2.条件信号赋值语句5.2.2 并行信号赋值语句（续3）3.3.选择信号赋值语选择信号赋值语选择信号赋值语选择信号赋值语句句句句WITHWITH 选择表达式选择表达式 SELECTSELECT赋值目标信号赋值目标信号=表达式表达式 WHENWHEN选择值选择值,表达式表达式 WHENWHEN选择值选择值,表达式表达式 WHENWHEN 选择值选择值,表达式表达式 WHENWHEN 选择值选择值；例5.3简易的指令译码器设计。5.2.2并行信号赋值语句（续3）3.选择信号赋值语句例5.2.2 并行信号赋值语句（续4）3.3.选择信号赋值语选择信号赋值语选择信号赋值语选择信号赋值语句句句句例5.3简易的指令译码器设计。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDECODERISPORT(A,B,C:INSTD_LOGIC;data1,data2:INSTD_LOGIC;data_out:OUTSTD_LOGIC);ENDDECODER;ARCHITECTUREbehavioralOFDECODERISSIGNALinstruction:STD_LOGIC_VECTOR(0TO2);BEGINInstruction=A&B&C;WITHinstructionSELECTdata_out=NOTdata1WHEN000,data1ANDdata2WHEN001,data1ORdata2WHEN010,data1NANDdata2WHEN011,data1NORdata2WHEN100,data1XORdata2WHEN101,data1XNORdata2WHEN110,ZWHENOTHERS;ENDbehavioral;5.2.2并行信号赋值语句（续4）3.选择信号赋值语句5.2.3 顺序控制语句1.IF1.IF1.IF1.IF语句语句语句语句第一种形式:IF条件THEN-顺序语句；ELSE-顺序语句；ENDIF;第二种形式:IF条件THEN-顺序语句；ENDIF;第三种形式：IF条件THEN-顺序语句；ELSIF条件THEN-顺序语句；ELSE-顺序语句；ENDIF;第四种形式：IF条件THEN-顺序语句；ELSIF条件THEN-顺序语句；ENDIF;5.2.3顺序控制语句1.IF语句第一种形式:第二种形1.IF语句（续1）例5.4采用两种不同IF语句结构实现同一结构和功能的数据选择器。ENTITYif_statementISPORT(A,B,C,X:INBIT_VECTOR(3DOWNTO0);Z:OUTBIT_VECTOR(3DOWNTO0);ENDif_statement;ARCHITECTUREexample1OFif_statementISBEGINPROCESS(A,B,C,X)BEGINZ=A;IF(X=1111)THENZ1000)THENZ=C;ENDIF;ENDPROCESS;ENDexample1;1.IF语句（续1）例5.4采用两种不同IF语句结构实现1.IF语句（续2）例5.4采用两种不同IF语句结构实现同一结构和功能的数据选择器。ARCHITECTUREexample2OFif_statementISBEGINPROCESS(A,B,C,X)BEGINIF(X=1111)THENZ1000)THENZ=C;ELSEZ=A;ENDIF;ENDPROCESS;ENDexample2;1.IF语句（续2）例5.4采用两种不同IF语句结构实现1.IF语句（续3）例5.5利用IF语句的多分支嵌套实现四选一多路选择器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX_41ISPORT(S1,S0,A,B,C,D:INSTD_LOGIC;Z:OUTSTD_LOGIC);ENDMUX_41;ARCHITECTUREBEHAV_MUX41OFMUX_41ISBEGINP1:PROCESS(S1,S0,A,B,C,D)BEGINIFS1=0ANDS0=0THENZ=A;ELSIFS1=0ANDS0=1THENZ=B;ELSIFS1=1ANDS0=0THENZ=C;ELSEZ=D;ENDIF;ENDPROCESSP1;ENDBEHAV_MUX41;1.IF语句（续3）例5.5利用IF语句的多分支嵌套实现1.IF语句（续4）例5.6利用IF语句的多分支嵌套实现四选一多路选择器的错误示例。P1:PROCESS(S1,S0,A,B,C,D)BEGINIFS1=0ANDS0=0THENZ=A;ELSIFS1=0ANDS0=1THENZ=B;ELSIFS1=1ANDS0=0THENZ=C;ELSIFS1=1ANDS0=1THENZ顺序语句；WHEN选择值_2|选择值_3=顺序语句；WHEN选择值_4TO选择值_N=顺序语句；WHENOTHERS=顺序语句；ENDCASE;选择值可以有四种不同的表达方式:单个普通数值，如选择值_1；并列数值，如选择值_2|选择值_3，表示取值为选择值_2或者选择值_3；数值选择范围，如选择值_4TO选择值_N，表示取值可以是该范围中的任意一个；混合方式，以上三种方式的混合。5.2.3顺序控制语句2.CASE语句CASE表达2.CASE 语句（续1）例5.7CASE语句描述的8线-3线编码器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYencoder_83ISPORT(s:INSTD_LOGIC_VECTOR(7DOWNTO0);z:OUTSTD_LOGIC_VECTOR(2DOWNTO0);ENDencoder_83;ARCHITECTUREbehavioralOFencoder_83ISBEGINPROCESS(s)BEGINCASEsISWHEN11111110=zzzzzzzzzZZZZZZZZ=0;ENDCASE;ENDPROCESS;ENDexample;2.CASE语句（续3）例5.9数组数据类型范围的错误5.2.3 顺序控制语句3.LOOP 语句FORLOOP的语句格式如下:LOOP标号:FOR循环变量IN循环次数范围LOOP顺序语句ENDLOOPLOOP标号；WHILELOOP的语句格式如下:LOOP标号:WHILE循环控制条件LOOP顺序语句ENDLOOPLOOP标号；5.2.3顺序控制语句3.LOOP语句FORLOO3.LOOP 语句（续1）例5.10FORLOOP语句使用示例。ENTITYfor_loopISPORT(A:ININTEGERRANGE0TO3;Z:OUTBIT_VECTOR(3DOWNTO0);ENDfor_loop;ARCHITECTUREexampleOFfor_loopISBEGINPROCESS(A)BEGINZ=0000;FORiIN0TO3LOOPIF(A=i)THENZ(i)=1;ENDIF;ENDLOOP;ENDPROCESS;ENDexample;3.LOOP语句（续1）例5.10FORLOOP语句3.LOOP 语句（续2）例5.11利用LOOP语句将向量转化为整数输出。ENTITYconv_intISPORT(vect:INBIT_VECTOR(7DOWNTO0);result:OUTINTEGER);ENDconv_int;ARCHITECTUREAOFconv_intISBEGINPROCESS(vect)VARIABLEtmp:INTEGER;BEGINtmp:=0;FORiIN7DOWNTO0LOOPIF(vect(i)=1)THENtmp:=tmp+2*i;ENDIF;ENDLOOP;result=vectlow)LOOPIF(vect(i)=1)THENtmp:=tmp+2*i;ENDIF;i:=i-1;-修改循环变量ENDLOOP;result=tmp;ENDPROCESS;ENDB;3.LOOP语句（续2）例5.11利用LOOP语句将向5.2.3 顺序控制语句4.NEXT语句和EXIT语句NEXT的语句四种形式:NEXT；NEXTLOOP标号；NEXTWHEN条件表达式；NEXTLOOP标号WHEN条件表达式；EXIT语句四种形式:EXIT；EXITLOOP标号；EXITWHEN条件表达式；EXITLOOP标号WHEN条件表达式；5.2.3顺序控制语句4.NEXT语句和EXIT语句N5.2.4NULL语句空语句不会执行任何操作，其语句格式为：空语句不会执行任何操作，其语句格式为：NULLNULL；例5.12NULL语句的应用示例。ENTITYEX_WAITISPORT(CNTL:ININTEGERRANGE0TO31;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);Z:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDEX_WAIT;ARCHITECTUREarch_waitOFEX_WAITISBEGINP_WAIT:PROCESS(CNTL)BEGINZZNULL;ENDCASE;ENDPROCESSP_WAIT;ENDarch_wait;5.2.4NULL语句空语句不会执行任何操作，其语句格式5.2.5 WAIT语句WAITWAIT语句的语句格式语句的语句格式有如下四种形式有如下四种形式:WAITUNTILWAITUNTIL 条件表达式条件表达式；WAITFORWAITFOR 时间时间表达式表达式；WAITONWAITON 信号列表；信号列表；WAITWAIT；例5.13利用WAIT语句描述的D触发器模块。ENTITYFFISPORT(D,CLK:INBIT;Q:OUTBIT);ENDFF;ARCHITECTUREBEH_1OFFFISBEGINPROCESSBEGINWAITUNTILCLK=1;Q=D;ENDPROCESS;ENDBEH_1;5.2.5WAIT语句WAIT语句的语句格式有如下四种形5.2.6 进程语句1.1.进程语句的进程语句的格式格式进程标号进程标号:PROCESSPROCESS(敏感信号参数敏感信号参数列列表表)进程说明部分进程说明部分BEGINBEGIN顺序描述语句顺序描述语句ENDPROCESSENDPROCESS 进程标号进程标号；2.2.进程设计要点进程设计要点 同一结构体中的同一结构体中的多个多个进程之间是并行运行的进程之间是并行运行的，但但每每一进程中的逻辑一进程中的逻辑描述语句是顺序运行的描述语句是顺序运行的。进程只能存在于结构体内。进程只能存在于结构体内。一个进程的执行是事件触发的，或者将可能的事件源列在一个进程的执行是事件触发的，或者将可能的事件源列在敏感信号敏感信号参数表参数表中中，或者直接使用，或者直接使用WAITWAIT语句来语句来控制进程的执行。控制进程的执行。同一设计中的所有进程都是并行运行的，各进程彼此之间的通信是同一设计中的所有进程都是并行运行的，各进程彼此之间的通信是通过列于敏感信号参数表中的信号进行的。通过列于敏感信号参数表中的信号进行的。如果使用了标号，那末在进程结束语句中必须重复标号。如果使用了标号，那末在进程结束语句中必须重复标号。5.2.6进程语句1.进程语句的格式5.2.6 进程语句（续1）3.3.进程语句设计实例进程语句设计实例例5.14进程中敏感信号参数表和IF语句的使用。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcomp_listISPORT(A,B,SEL:INSTD_LOGIC;Z:OUTSTD_LOGIC);ENDcomp_list;ARCHITECTURERTLOFcomp_listISBEGINPROCESS(A,B,SEL)BEGINIFSEL=1THENZ=A;ELSEZ=9)THENcount=0;ELSEcount=count+1;ENDIF;ENDIF;ENDPROCESS;Q=count;ENDA;3.进程语句设计实例（续2）例5.15无复位十进制加法计3.进程语句设计实例（续3）例5.16带异步复位、置位端的D触发器描述。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYASYNC_FFISPORT(D,CLK,SET,RST:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDASYNC_FF;ARCHITECTUREAOFASYNC_FFISBEGINPROCESS(CLK,RST,SET)BEGINIF(RST=1)THENQ=0;ELSIFSET=1THENQ=1;ELSIF(CLKEVENTANDCLK=1)THENQ=D;ENDIF;ENDPROCESS;ENDA;ENDcounter;3.进程语句设计实例（续3）例5.16带异步复位、置位端3.进程语句设计实例（续4）例5.17移位寄存器的描述。-基本移位寄存器的描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbasic_shift_registerISGENERIC(num_stages:NATURAL:=16);PORT(clk:INSTD_LOGIC;enable:INSTD_LOGIC;sr_in:INSTD_LOGIC;sr_out:OUTSTD_LOGIC);ENDENTITY;3.进程语句设计实例（续4）例5.17移位寄存器的描述。3.进程语句设计实例（续5）例5.17移位寄存器的描述。ARCHITECTURErtlOFbasic_shift_registerIS-为基本移位寄存器构造一个数组类型TYPEsr_lengthISARRAY(num_stages-1)DOWNTO0)OFSTD_LOGIC;-声明移位寄存器内部信号SIGNALsr:sr_length;BEGINPROCESS(clk)BEGINIF(clkEVENTandclk=1)THENIF(enable=1)THEN-左移一位，且最高位数据丢失sr(num_stages-1)DOWNTO1)=sr(num_stages-2)DOWNTO0);sr(0)=sr_in;-装载最低位的新数据ENDIF;ENDIF;ENDPROCESS;-在最高位数据丢失前将其输出sr_out=sr(num_stages-1);ENDrtl;3.进程语句设计实例（续5）例5.17移位寄存器的描述。3.进程语句设计实例（续6）例5.17移位寄存器的描述。类属说明语句的一般书写格式如下：GENERIC（常数名：数据类型：设定值；常数名：数据类型：设定值）；图5.8例5.17的时序仿真图3.进程语句设计实例（续6）例5.17移位寄存器的描述。3.进程语句设计实例（续7）例5.18二进制加法/减法计数器的描述。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.NUMERIC_STD.ALL;ENTITYbinary_up_down_counterISGENERIC(min_count:NATURAL:=0;max_count:NATURAL:=255);PORT(clk:INSTD_LOGIC;reset:INSTD_LOGIC;enable:INSTD_LOGIC;updown:INSTD_LOGIC;q:OUTINTEGERRANGEmin_countTOmax_count);ENDENTITY;3.进程语句设计实例（续7）例5.18二进制加法/减法计3.进程语句设计实例（续8）例5.18二进制加法/减法计数器的描述。ARCHITECTURErtlOFbinary_up_down_counterISSIGNALdirection:INTEGER;-定义计数方向信号BEGINProc1:PROCESS(updown)BEGINIF(updown=1)THENdirection=1;ELSEdirection=-1;ENDIF;ENDPROCESSProc1;Proc2:PROCESS(clk)VARIABLEcnt:INTEGERRANGEmin_countTOmax_count;BEGINIF(clkEVENTandclk=1)THENIFreset=1THENcnt:=0;-计数器复位ELSIFenable=1THENcnt:=cnt+direction;-加法/减法计数ENDIF;ENDIF;qclk,reset=reset,enable=enable,q=out_q);ENDinst;5.3.1元件例化语句（续2）例5.2216进制加5.3.1 元件例化语句（续3）例5.2216进制加法计数器的描述例5.22的时序仿真图5.3.1元件例化语句（续3）例5.2216进制加5.3.2 配置语句CONFIGURATION配置名OF实体名ISFOR选配结构体名配置说明ENDFOR；END配置名；例5.23一位全加器中配置语句的使用。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYfulladder_cfgISPORT(a,b,ci:INSTD_LOGIC;S,co:OUTSTD_LOGIC);ENDfulladder_cfg;5.3.2配置语句CONFIGURATION配置名O5.3.2 配置语句（续1）例5.23一位全加器中配置语句的使用。ARCHITECTUREbehavioralOFfulladder_cfgIS-以下是一位全加器结构体行为描述BEGINS=1WHEN(a=0ANDb=1ANDci=0)ELSE1WHEN(a=1ANDb=0ANDci=0)ELSE1WHEN(a=0ANDb=0ANDci=1)ELSE1WHEN(a=1ANDb=1ANDci=1)ELSE0;co=1WHEN(a=1ANDb=1ANDci=0)ELSE1WHEN(a=0ANDb=1ANDci=1)ELSE1WHEN(a=1ANDb=0ANDci=1)ELSE1WHEN(a=1ANDb=1ANDci=1)ELSE0;ENDbehavioral;ARCHITECTUREDataflowOFfulladder_cfgIS-以下是一位全加器结构体数据流描述BEGINS=aXORbXORci;coain(0),b=bin(0),ci=cin,s=sum(0),co=carry(1);u2:fulladder_cfgPORTMAP(a=ain(1),b=bin(1),ci=carry(1),s=sum(1),co=carry(2);u3:fulladder_cfgPORTMAP(a=ain(2),b=bin(2),ci=carry(2),s=sum(2),co=carry(3);u4:fulladder_cfgPORTMAP(a=ain(3),b=bin(3),ci=carry(3),s=sum(3),co=count);ENDinst;5.3.2配置语句（续2）例5.24四位串行加法器的结5.3.2 配置语句（续3）例5.24四位串行加法器的结构描述。-以下是一位全加器的结构体配置CONFIGURATIONselOFfulladder_4ISFORinstFORu1,u2:fulladder_cfgUSEENTITYWORK.fulladder_cfg(behavioral);ENDFOR;FOROTHERS:fulladder_cfg-本例中为u3、u4USEENTITYWORK.fulladder_cfg(Dataflow);ENDFOR;ENDFOR;ENDsel;5.3.2配置语句（续3）例5.24四位串行加法器的结5.3.3 生成语句生成语句的语句格式有如下两种形式:标号：FOR循环变量取值范围GENERATE说明语句BEGIN并行语句ENDGENERATE标号；标号:IF条件GENERATE说明语句BEGIN并行语句ENDGENERATE标号；5.3.3生成语句生成语句的语句格式有如下两种形式:5.3.3 生成语句（续1）例5.25带异步复位、置位端的4位D触发器的描述。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;-4位D触发器的实体描述ENTITYASYNC_FF_4ISPORT(D,SET:INSTD_LOGIC_VECTOR(3DOWNTO0);CLK,RST:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDASYNC_FF_4;-4位D触发器的结构体描述ARCHITECTUREGENEROFASYNC_FF_4ISCOMPONENTASYNC_FF-需要确定ASYNC_FF已在work库中PORT(D,CLK,SET,RST:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDCOMPONENT;5.3.3生成语句（续1）例5.25带异步复位、置位端5.3.3 生成语句（续2）例5.25带异步复位、置位端的4位D触发器的描述。BEGINlable:FORiIN3DOWNTO0GENERATEBEGINU1:ASYNC_FFPORTMAP(D=D(i),CLK=CLK,SET=SET(i),RST=RST,Q=Q(i);ENDGENERATElable;ENDGENER;5.3.3生成语句（续2）例5.25带异步复位、置位端5.3.4 块语句块语句应用只是一种将结构体中的并行描述语句进行组合的方法，它的主要目的是改善并行语句及其结构的可读性。块标号：BLOCK接口说明类属说明BEGIN并行语句ENDBLOCK块标号；5.3.4块语句块语句应用只是一种将结构体5.3.4 块语句（续）例5.27块语句应用示例1。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYblock_testISPORT(a,b:INSTD_LOGIC;s,c:OUTSTD_LOGIC);END;ARCHITECTUREexampleOFblock_testISBEGINrr1:BLOCK-块定义PORT(a1,b1:INSTD_LOGIC;-块中的端口定义s1:OUTSTD_LOGIC;c1:OUTSTD_LOGIC);PORTMAP(a1=a,b1=b,s1=s,c1=c);-端口映射说明BEGINp1:PROCESS(a1,b1)-使用的是块定义的局部变量BEGINs1=a1XORb1;ENDPROCESSp1;p2:PROCESS(a1,b1)BEGINc1=a1ANDb1;ENDPROCESSp2;ENDBLOCKrr1;ENDARCHITECTUREexample;5.3.4块语句（续）例5.27块语句应用示例1。本章小结结构体描述语句分为结构体描述语句分为顺序语句和并行语句两大基本系列顺序语句和并行语句两大基本系列，其中顺序语句是按照代码的书写顺序一条一条顺序执行的，其中顺序语句是按照代码的书写顺序一条一条顺序执行的，描述的是硬件电路中各支路信号传输的特性；而并行语句描述的是硬件电路中各支路信号传输的特性；而并行语句具有多进程并发性，各并行语句是同时执行的，与其书写具有多进程并发性，各并行语句是同时执行的，与其书写顺序无关，很好地描述了硬件电路中各分支电路同时并行顺序无关，很好地描述了硬件电路中各分支电路同时并行工作的特性。工作的特性。结构体的描述有行为描述、数据流描述和结构描述三种方结构体的描述有行为描述、数据流描述和结构描述三种方式。式。行为描述语句包括赋值语句、并行信号赋值语句、顺序控行为描述语句包括赋值语句、并行信号赋值语句、顺序控制语句、制语句、NULLNULL语句语句、WAITWAIT语句语句和进程语句。和进程语句。结构描述语句包括元件例化语句、配置语句、生成语句和结构描述语句包括元件例化语句、配置语句、生成语句和块语句。块语句。本章小结结构体描述语句分为顺序语句和并行语句两大基本系列，其