计算机组成原理-存储器

第四章第四章 存存 储储 器器4.1 概述概述4.2 主存储器主存储器4.3 高速缓冲存储器高速缓冲存储器4.4 辅助存储器辅助存储器 习题习题 第四章第四章 存存 储储 器器4.1 概述概述4.2 主存储器主存储器4.3 高速缓冲存储器高速缓冲存储器4.4 辅助存储器辅助存储器 习题习题 概述概述半导体存储芯片简介半导体存储芯片简介RAMROM存储器与存储器与CPU的连接的连接存储器的校验存储器的校验提高访存速度的措施提高访存速度的措施返回首页 简介 存储器就是用来存储存储器就是用来存储程序程序和和数据数据的，是计算机的，是计算机系统的记忆设备。系统的记忆设备。存储器的容量越大，记忆的信息也就越多，计算存储器的容量越大，记忆的信息也就越多，计算机的功能也就越强。机的功能也就越强。返回首页4.1 概概 述述一、存储器分类一、存储器分类1.按存储介质分类按存储介质分类(1)半导体存储器半导体存储器(2)磁表面存储器磁表面存储器(3)磁芯存储器（少磁芯存储器（少用）用）(4)光盘存储器光盘存储器易失易失TTL、MOS磁头、载磁体磁头、载磁体硬磁材料、环状元件硬磁材料、环状元件激光、磁光材料激光、磁光材料非非易易失失返回首页4.1返回首页(1)存取时间与物理地址无关（随机访问）存取时间与物理地址无关（随机访问）顺序存取存储器顺序存取存储器 磁带磁带2.按存取方式分类按存取方式分类(2)存取时间与物理地址有关（串行访问）存取时间与物理地址有关（串行访问）随机存储器随机存储器 只读存储器只读存储器 直接存取存储器直接存取存储器 磁盘磁盘在程序的执行过程中在程序的执行过程中 可可 读读 可可 写写在程序的执行过程中在程序的执行过程中 只只读读4.1返回首页磁盘磁盘 磁带磁带 光盘光盘 高速缓冲存储器（高速缓冲存储器（Cache）闪存（闪存（Flash Memory）存存储储器器主存储器主存储器辅助存储器辅助存储器MROMPROMEPROMEEPROM随机存储器（随机存储器（RAM)只读存储器（只读存储器（ROM）静态静态 RAM动态动态 RAM3.按在计算机中的作用分类按在计算机中的作用分类4.1返回首页高高低低小小大大快快慢慢辅辅存存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位1.存储器三个主要特性的关系存储器三个主要特性的关系 二、存储器的层次结构二、存储器的层次结构CPUCPU主主机机4.1返回首页缓存缓存CPU主存主存辅存辅存2.缓存缓存 主存主存层次和层次和主存主存 辅存辅存层次层次缓存缓存主存主存辅存辅存主存主存10 ns20 ns200 nsms4.1（速度）（速度）（容量）（容量）返回首页1.主存和主存和 CPU 的联系的联系MDRMARCPU主主 存存读读数据总线数据总线地址总线地址总线写写4.2返回首页4.2 主存储器主存储器一、概述一、概述2.主存的基本组成主存的基本组成存储体存储体驱动器驱动器译码器译码器MAR控制电路控制电路读读写写电电路路MDR.地址总线地址总线数据总线数据总线读读写写注：注：注：注：MARMAR、MDRMDR逻辑结构上属逻辑结构上属逻辑结构上属逻辑结构上属MMMM，物理位置在物理位置在物理位置在物理位置在CPUCPU芯芯芯芯片中。片中。片中。片中。返回首页译码举例译码举例0,015,015,70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07D07D 位线位线 读读/写选通写选通A3A2A1A01）线选法：线选法：（单译码结构）（单译码结构）00000,00,7007D07D 读读/写写选通选通地址译码直接选中一个存储单元的所有位。地址译码直接选中一个存储单元的所有位。3.半导体存储芯片的半导体存储芯片的译码译码驱动方式驱动方式4.2容量，驱动容量，驱动返回首页 1）线选法：线选法：（单译码结构）（单译码结构）地址译码直接选中一个存储单元的所有位。地址译码直接选中一个存储单元的所有位。特点：特点：N根译码线需根译码线需n套驱动器，译码结构简单、速套驱动器，译码结构简单、速度快，但器材用量大，当容量较大时，导致成本太度快，但器材用量大，当容量较大时，导致成本太高，仅适合于高速小容量存储器。高，仅适合于高速小容量存储器。例：例：n位地址，采用线选法译码，需：位地址，采用线选法译码，需：地址译码线数地址译码线数=2n根根 2n套驱动器套驱动器当当 n=16位时，需位时，需64K根译码线，根译码线，64K套驱动器。套驱动器。4.2返回首页2）重合法：重合法：（矩阵译码结构）（矩阵译码结构）将地址分成行、列两组（将地址分成行、列两组（x，y），），分别用两套译分别用两套译码器译码，行、列译码的重合点即为所选存储元。码器译码，行、列译码的重合点即为所选存储元。4.2返回首页A3A2A1A0A40,310,031,031,31 Y 地址译码器地址译码器 X地地址址译译码码器器 3232 矩阵矩阵A9I/OA8A7A56AY0Y31X0X31D读读/写写重合法重合法00000000000,031,00,31I/OD0,0读读将地址分成行、列两组（将地址分成行、列两组（x，y），），分别用两套译分别用两套译码器译码，行、列译码的重合点即为所选存储元。码器译码，行、列译码的重合点即为所选存储元。容量，驱动容量，驱动返回首页2）重合法：重合法：（矩阵译码结构）（矩阵译码结构）将地址分成行、列两组（将地址分成行、列两组（x，y），），分别用两套译分别用两套译码器译码，行、列译码的重合点即为所选存储元。码器译码，行、列译码的重合点即为所选存储元。特点：与线选法相比大大减少了译码输出线根数，则特点：与线选法相比大大减少了译码输出线根数，则器材用量也大大减少，有效地降低了存储器的成本，器材用量也大大减少，有效地降低了存储器的成本，得到了广泛采用。得到了广泛采用。例：例：n位地址，采用重合法译码，需：位地址，采用重合法译码，需：地址译码线数地址译码线数=2n/2+2n/2根。根。当当 n=16位时，线选法需位时，线选法需64K套驱动器，套驱动器，重合法重合法 256+256=512根译码线，根译码线，512套驱动器。套驱动器。4.2返回首页芯片容量芯片容量 二、半导体存储芯片简介二、半导体存储芯片简介1.半导体存储芯片的基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路1K 4位位16K 1位位8K 8位位片选线片选线读读/写控制线写控制线地地址址线线数数据据线线地址线地址线（单向）（单向）数据线数据线（双向）（双向）1041411384.2返回首页存储芯片片选线的作用存储芯片片选线的作用用用 16K 1位位 的存储芯片组成的存储芯片组成 64K 8位位 的存储器的存储器 32片片当地址为当地址为 65 535 时，此时，此 8 片的片选有效片的片选有效 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位4.2返回首页 2.存储单元地址分配：存储单元地址分配：两种方案：按两种方案：按字字编址：每个单元分配一个地址；编址：每个单元分配一个地址；按按字节字节编址：每字节分配一个地址。编址：每字节分配一个地址。例例例例1 1：IBM370：字长字长32位，按字节编址。位，按字节编址。字地址字地址字地址字地址04812字节地址字节地址字节地址字节地址01234567891011HBLB1213 特点：从高字节开始编址，字地址不连续，特点：从高字节开始编址，字地址不连续，特点：从高字节开始编址，字地址不连续，特点：从高字节开始编址，字地址不连续，且等于字节地址的且等于字节地址的且等于字节地址的且等于字节地址的4 4倍数。倍数。倍数。倍数。返回首页4.2例例例例2 2：PDP11：字长字长16位，按字节编址。位，按字节编址。0246135字地址字地址字地址字地址0246字节地址字节地址字节地址字节地址HBLB 特点：从低字节开始编址，字地址不连续特点：从低字节开始编址，字地址不连续特点：从低字节开始编址，字地址不连续特点：从低字节开始编址，字地址不连续（偶数），且等于字节地址的（偶数），且等于字节地址的（偶数），且等于字节地址的（偶数），且等于字节地址的2 2倍数。倍数。倍数。倍数。返回首页4.2举例：有举例：有PDP11存储器容量存储器容量为为4MB，则按字寻址大小为？，则按字寻址大小为？2M设地址线设地址线 24 根根按按 字节字节 寻址寻址按按 字字 寻址寻址若字长为若字长为 16 位位按按 字字 寻址寻址若字长为若字长为 32 位位字地址字地址字节地址字节地址11109876543210840字节地址字节地址字地址字地址452301420224=16 M8 M4 M 3.主存的技术指标：主存的技术指标：1）主存）主存 存放二进制代码的总数量存放二进制代码的总数量 存储容量存储容量=存储单元个数存储单元个数*存储字长存储字长（按字）（按字）=字节数（按字节编址）字节数（按字节编址）2）存取速度：存取速度：存取时间存取时间（Memory Access Time）：）：指启动一次存储器操作到操作完成所需时间。指启动一次存储器操作到操作完成所需时间。存取周期存取周期（Memory Cycle Time）：）：指存储器连续两次独立操作所需最小时间间隔。指存储器连续两次独立操作所需最小时间间隔。目前水平：目前水平：MOS型型 100ns，双极型双极型 10ns。通常，存取周期通常，存取周期 存取时间；即存取时间；即 存取周期存取周期=存取时间存取时间+恢复时间恢复时间3）存储器带宽）存储器带宽:单位时间内存储器存取的信息量。单位时间内存储器存取的信息量。位位/秒秒 存取周期存取周期500ns500ns，一个周期访问，一个周期访问1616位，则带宽为位，则带宽为32M32M位位/秒。秒。返回首页4.2 三、三、随机存取存储器随机存取存储器(RAM)1.静态静态 RAM(SRAM)(1)静态静态 RAM 基本电路基本电路A A 触发器非端触发器非端1 1T T4 4T T触发器触发器5 5T TT T6 6、行开关行开关7 7T TT T8 8、列开关列开关7 7T TT T8 8、一列共用一列共用A A 触发器原端触发器原端T1 T4T5T6T7T8AA写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A位线位线A列地址选择列地址选择行地址选择行地址选择4.2T1 T4返回首页AT1 T4T5T6T7T8A写放大器写放大器写放大器写放大器DIN写选择写选择 读选择读选择读放读放位线位线A位线位线A列地址选择列地址选择行地址选择行地址选择DOUT 静态静态 RAM 基本电路的基本电路的 读读 操作操作 行选行选 T T5 5、T T6 6 开开4.2T T7 7、T T8 8 开开列选列选读放读放D DOUTOUTV VA AT T6 6T T8 8DOUT返回首页T1 T4T5T6T7T8AADIN位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择写放写放写放写放读放读放DOUT写选择写选择读选择读选择 静态静态 RAM 基本电路的基本电路的 写写 操作操作 行选行选T T5 5、T T6 6 开开 两个写放两个写放 D DININ4.2列选列选T T7 7、T T8 8 开开（左）（左）反相反相T5A（右）（右）T8T6ADINDINT7返回首页举例举例(2)静态静态 RAM 芯片举例芯片举例Intel 2114 （存储容量存储容量1 1K K4 4位）位）4.2.I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel 2114返回首页A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写返回首页150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组00000000004.2 Intel 2114 RAM 矩阵矩阵(64 64)写写返回首页第一组第一组第二组第二组第三组第三组第四组第四组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000004.2 Intel 2114 RAM 矩阵矩阵(64 64)写写150311647326348返回首页第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECS返回首页第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4返回首页第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路返回首页第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路返回首页第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O4WECS返回首页第一组第一组第二组第二组第三组第三组第四组第四组4.2 Intel 2114 RAM 矩阵矩阵(64 64)写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路WECS0163248返回首页DD预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线VCgT4T3T2T11(1)动态动态 RAM 基本单元电路基本单元电路 2.动态动态 RAM(DRAM)读读出与原存信息出与原存信息相反相反读读出时数据线有电流为出时数据线有电流为 “1 1”(放电为放电为“0 0”)数据线数据线CsT字线字线DDV0 10 11 0写写入与输入信息相同入与输入信息相同写写入时入时C CS S充电为充电为 “1 1”4.2T3T2T1T无电流无电流有电流有电流返回首页举例举例单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址址译译码码器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0(2)动态动态 RAM 芯片举例芯片举例 三管动态三管动态 RAM 芯片芯片(Intel 1103)读读 1K 100000000000D0 04.2单元单元电路电路读读 写写 控控 制制 电电 路路返回首页读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCS单管动态单管动态 4116(16K 1位位)芯片芯片 写写 原理原理数据输入数据输入I/O缓冲缓冲I/O缓冲缓冲DIN读出放大器读出放大器读出放大器读出放大器4.2630返回首页读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCS 单管动态单管动态 4116(16K 1位位)芯片芯片 读读 原理原理读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器4.2630 0 0I/O缓冲缓冲输出驱动输出驱动OUTD返回首页 RAM 4116(16K 1 1位位)外特性外特性4.2时序与控制时序与控制 行时钟行时钟列时钟列时钟写时钟写时钟 WERASCAS A6A0存储单元阵列存储单元阵列基准单元基准单元行行译译码码列译码器列译码器再生放大器再生放大器列译码器列译码器读读出出放放大大基准单元基准单元存储单元阵列存储单元阵列行行译译码码 I/O缓存器缓存器数据输出数据输出驱动驱动数据输入数据输入寄存器寄存器 DINDOUTDINDOUTA6A0缓存器缓存器行地址行地址缓存器缓存器列地址列地址返回首页刷新刷新（3）刷新定时方式刷新定时方式（何时进入刷新周期的问题）何时进入刷新周期的问题）集中刷新：集中刷新：在最大刷新时间间隔内，集中安排一段时间对芯在最大刷新时间间隔内，集中安排一段时间对芯片内的全部存储元逐行刷新一遍，刷新期间停止内存片内的全部存储元逐行刷新一遍，刷新期间停止内存正常读写操作。正常读写操作。例：例：Intel 1103 1KIntel 1103 1K 1 DRAM1 DRAM，内部矩阵为内部矩阵为3232行行 3232列，存取周期列，存取周期500500nsns，最大刷新间隔最大刷新间隔2 2msms，则刷新时则刷新时间分配如下：（间分配如下：（2 2msms共含共含40004000个存取周期）图个存取周期）图4.24.24 4 0 1 2 3 4 0 1 2 3 4 3967 3967 0 1 0 1 30 31 30 312 2msms读读/写写/保持保持刷新刷新返回首页4.2“死区死区”为为 0.5 0.5 s s 32=16 s32=16 s 分散刷新：分散刷新：每一个内存读每一个内存读/写周期后，紧接着一个刷新写周期后，紧接着一个刷新周期，刷新一行。各行轮流进行刷新。仍以周期，刷新一行。各行轮流进行刷新。仍以1 1K K 1 1芯片为例，时间分配图如下：图芯片为例，时间分配图如下：图4.24.25 5 0 1 2 3 4 0 1 2 3 4 3999 39992 2msms读读/写写/保持保持刷新刷新返回首页4.2无无“死区死区”(存取周期为存取周期为 0.5 0.5 ss +0.5 0.5 ss=1=1 s)s)异步刷新：异步刷新：在最大刷新时间间隔内，对芯片内的全部在最大刷新时间间隔内，对芯片内的全部存储元逐行轮流刷新一遍。刷新周期平均分散存储元逐行轮流刷新一遍。刷新周期平均分散在最大刷新间隔中。仍以在最大刷新间隔中。仍以1 1K K 1 1芯片为例，芯片为例，异步刷新周期间隔异步刷新周期间隔=2=2ms/32ms/32行行=62.5=62.5s s时间分配图如下：时间分配图如下：0 1 2 0 1 2 127 0 1 2 127 0 1 2 127 127 0 1 2 127 0 1 2 1272 2msms读读/写写/保持保持返回首页4.2刷新刷新“死区死区”为为 0.5 0.5 ss三种刷新定时方式的特点：三种刷新定时方式的特点：集中刷新：正常工作期间集中刷新：正常工作期间DRAM可达全效率，可达全效率，但刷新期间但刷新期间CPU不能访存（此例中为不能访存（此例中为16s s），），形成形成访存访存“死时间死时间”。分散刷新：消除了访存死时间，但使分散刷新：消除了访存死时间，但使CPUCPU访存周访存周期期延长一倍延长一倍（此例中（此例中=1=1s s）。）。另外，另外，存在多余的刷存在多余的刷新操作。新操作。异步刷新：结合集中、分散刷新的优点，异步刷新：结合集中、分散刷新的优点，缩短了缩短了死时间，又没有多余的刷新操作，死时间，又没有多余的刷新操作，DRAMDRAM工作效率达到工作效率达到最高，是一种理想的刷新方式，得到广泛应用。但这最高，是一种理想的刷新方式，得到广泛应用。但这种方式种方式控制较复杂控制较复杂，需要较多的存储器外围电路支持，需要较多的存储器外围电路支持（刷新地址计数器、刷新定时器、访存仲裁逻辑等）。（刷新地址计数器、刷新定时器、访存仲裁逻辑等）。返回首页4.2 分类：分类：两大类：静态两大类：静态MOS存储器存储器（SRAM）动态动态MOS存储器存储器（DRAM）工作原理：工作原理：SRAM：利用利用双稳态触发器双稳态触发器存取信息；存取信息；DRAM：利用利用电容充放电电容充放电来存取信息。来存取信息。特点：特点：SRAM：速度较快，价格较贵，功耗较大，速度较快，价格较贵，功耗较大，集成度较低，容量较小，可靠性高，使用方便，适集成度较低，容量较小，可靠性高，使用方便，适合高速小容量存储器或小容量主存。合高速小容量存储器或小容量主存。DRAM：速度较慢，价格较便宜，功耗很小，速度较慢，价格较便宜，功耗很小，集成度高，容量较大，可靠性较差，使用不方便，集成度高，容量较大，可靠性较差，使用不方便，适合大容量主存。适合大容量主存。随机存取存储器随机存取存储器(RAM)返回首页4.2 3.3.动态动态 RAM RAM 和静态和静态 RAM RAM 的比较的比较DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存4.2返回首页 四、只读存储器（四、只读存储器（ROM）1.掩膜掩膜 ROM(MROM)行列选择线交叉处有行列选择线交叉处有 MOS 管输出为管输出为“1”行列选择线交叉处无行列选择线交叉处无 MOS 管输出为管输出为“0”4.2一次性写入不一次性写入不能修改，适合能修改，适合于保存可以成于保存可以成批生产的、成批生产的、成熟的程序与数熟的程序与数据，成本非常据，成本非常低。低。返回首页 2.一次可编程只读存储器一次可编程只读存储器(PROM)特点：出厂时为通用形式，用户可通过加高压、特点：出厂时为通用形式，用户可通过加高压、大电流的方法大电流的方法一次结构破坏性写入信息一次结构破坏性写入信息，写入的内容，写入的内容为永久的。为永久的。例：双极型熔丝式例：双极型熔丝式PROM存储元结构：图存储元结构：图4.25VccVccVccVccX(X(行行行行)选选选选位位位位线线线线i i位位位位线线线线j j存存存存1 1存存存存0 0Vcc加高压，加高压，写写0：位线接地位线接地，X线选中；线选中；写写1：位线不接地位线不接地。返回首页4.23.可擦可编程只读存储器（可擦可编程只读存储器（EPROM）特点：出厂时为通用形式，用户使用时可多次特点：出厂时为通用形式，用户使用时可多次擦除原存内容，并重新写入新内容。但擦除、写入擦除原存内容，并重新写入新内容。但擦除、写入操作需脱机通过特殊手段进行。操作需脱机通过特殊手段进行。（1）浮动栅雪崩注入型浮动栅雪崩注入型MOS管电路管电路 （FAMOS）：）：图图4.27位位位位线线线线i iVccVccFAMOSFAMOS字线字线字线字线N N沟道沟道沟道沟道FAMOSFAMOS管管管管FAMOSFAMOS存储元存储元存储元存储元断：断：断：断：1 1通：通：通：通：0 0SGDN+N+P基片基片GDS浮动栅浮动栅SiO2+_ _ _ 返回首页4.2（2）EPROM工作原理：工作原理：初态：出厂时所有初态：出厂时所有FAMOS管浮栅都不带电荷，管浮栅都不带电荷，表示表示全存全存“1”；编程：通常脱机采用专门的编程器进行。编程：通常脱机采用专门的编程器进行。写写“0”：源、漏间：源、漏间加加25V高压高压，字线加编程，字线加编程脉冲，则漏极的脉冲，则漏极的PN结反向偏置，被瞬间击穿产生结反向偏置，被瞬间击穿产生“雪崩雪崩”，电荷获高能从漏区穿过绝缘层到达浮栅，电荷获高能从漏区穿过绝缘层到达浮栅，形成沟道使源、漏导通，存形成沟道使源、漏导通，存“0”；写写“1”：存储元保持初态既可；：存储元保持初态既可；保持：当高压去除后，由于硅栅被绝缘层包保持：当高压去除后，由于硅栅被绝缘层包围，电荷无处泄漏，故围，电荷无处泄漏，故FAMOS管一直保持导通，管一直保持导通，使存入信息长期维持下去。使存入信息长期维持下去。返回首页4.2 读出：正常工作时，工作电压仅读出：正常工作时，工作电压仅5V左右，左右，不会影响所存不会影响所存“0”、“1”状态。读出时，字线状态。读出时，字线加地址选中脉冲，所存信息由位线输出（加地址选中脉冲，所存信息由位线输出（0低低1高）高）；擦除：当浮栅上的电荷从外界重新获得高能擦除：当浮栅上的电荷从外界重新获得高能量时，就可穿越势垒跑掉（形成光电流泄漏掉），量时，就可穿越势垒跑掉（形成光电流泄漏掉），此现象称为此现象称为“栅极放电栅极放电”。EPROM通常采用通常采用紫外线照射紫外线照射使栅极放电，使栅极放电，一般用紫外灯照一般用紫外灯照1020分钟，就可使芯片恢复全分钟，就可使芯片恢复全“1”状态。采用紫外线擦除的芯片通常称为状态。采用紫外线擦除的芯片通常称为UVEPROM；重写：经过擦除的芯片，可重新写入新内容。重写：经过擦除的芯片，可重新写入新内容。返回首页4.2 （3）EPROM芯片举例：图芯片举例：图4.31 Intel 2716 2KX8 UVEPROM 逻辑符号：与逻辑符号：与SRAM类似，少一根逻辑引脚类似，少一根逻辑引脚（-WE），），共三种逻辑引脚。共三种逻辑引脚。Intel 2716Intel 27162KX8 UVEPROM2KX8 UVEPROM A10A10A0A0CSCS DO7DO7DO0DO0PD/PGMPD/PGM（功率下降功率下降功率下降功率下降/编程脉冲，编程脉冲，编程脉冲，编程脉冲，正常工作时正常工作时正常工作时正常工作时接接接接-CSCS）VppVpp（编程电源编程电源编程电源编程电源高压，正常工作高压，正常工作高压，正常工作高压，正常工作时接时接时接时接+5+5V V）可多次擦除和多次改写，但擦除和写入的时间一般比可多次擦除和多次改写，但擦除和写入的时间一般比较长。较长。返回首页4.2 4.EEPROM(多次性编程多次性编程)电可擦写电可擦写局部擦写局部擦写全部擦写全部擦写5.Flash Memory(快擦型存储器快擦型存储器)Flash Memory比比E2PROM快快4.2EPROM价格便宜价格便宜 集成度高集成度高EEPROM电可擦洗重写电可擦洗重写具备具备 RAM 功能功能使用方便，但存取速度较慢，使用方便，但存取速度较慢，且价格较贵。且价格较贵。返回首页容量的扩充容量的扩充位扩充位扩充 当实际存储芯片每个单元的位数和系统需要当实际存储芯片每个单元的位数和系统需要内存单元字长不等时采用的方法。内存单元字长不等时采用的方法。字扩充字扩充 当存储芯片上每个存储单元的字长已满足要当存储芯片上每个存储单元的字长已满足要求，但存储单元的个数不够，需要增加的是存求，但存储单元的个数不够，需要增加的是存储单元的数量，就称为字扩展。储单元的数量，就称为字扩展。字位扩充字位扩充 需要同时进行位扩充和字扩充才能满足系需要同时进行位扩充和字扩充才能满足系统存储容量需求的方法称为字位扩充。统存储容量需求的方法称为字位扩充。计算芯片计算芯片计算芯片计算芯片用量用量用量用量：片数片数片数片数=总容量总容量总容量总容量/片容量片容量片容量片容量 五五 存储器与存储器与 CPU 的连接的连接(扩充技术扩充技术)返回首页4.2 1.存储器容量的扩展存储器容量的扩展(1)位扩展位扩展（增加存储字长）（增加存储字长）用用 2片片 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器10根地址线根地址线8根数据线根数据线DDD0479AA021142114CSWE4.2片数片数片数片数=总字长总字长总字长总字长/片字长片字长片字长片字长五五 存储器与存储器与 CPU 的连接的连接(扩充技术扩充技术)返回首页(2)字扩展（增加存储字的数量）字扩展（增加存储字的数量）用用 2片片 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器11根地址线根地址线8根数据线根数据线 1K 8位位 1K 8位位D7D0WEA1A0A94.2CS0A10 1CS1片数片数片数片数=总存储单元数总存储单元数总存储单元数总存储单元数/片存储单元数片存储单元数片存储单元数片存储单元数 返回首页 (3)字、位扩展字、位扩展既增加存储字的数量，又增加存储字长。既增加存储字的数量，又增加存储字长。返回首页4.2 (3)字、位扩展字、位扩展用用 8片片 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器8根数据线根数据线12根地址线根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选片选译码译码.4.21K41K41K41K41K41K41K41K4返回首页 2.存储器与存储器与 CPU 的连接的连接(1)地址线的连接地址线的连接(2)数据线的连接数据线的连接(3)读读/写线的连接写线的连接(4)片选线的连接片选线的连接(5)合理选用芯片合理选用芯片(6)其他其他 时序、负载时序、负载4.2返回首页例4.23.3.存储地址译码电路存储地址译码电路7474LS138LS138经常用来作为存储器的译码电路。经常用来作为存储器的译码电路。74LS138 引脚图引脚图返回首页4.2/G2/G2 G1C B A/Y7/Y0有效输出有效输出0 0 10 0 01 1 1 1 1 1 1 0/Y00 0 10 0 11 1 1 1 1 1 0 1/Y10 0 10 1 01 1 1 1 1 0 1 1/Y20 0 10 1 11 1 1 1 0 1 1 1/Y30 0 11 0 01 1 1 0 1 1 1 1/Y40 0 11 0 11 1 0 1 1 1 1 1/Y50 0 11 1 01 0 1 1 1 1 1 1/Y60 0 11 1 10 1 1 1 1 1 1 1/Y7其他值其他值 1 1 1 1 1 1 1 1无效无效74LS138的真值的真值返回首页4.2例例4.1:解解:(1)写出对应的二进制地址码写出对应的二进制地址码(2)确定芯片的数量及类型确定芯片的数量及类型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM2片片1K4位位ROM1片片 2K8位位4.2返回首页(3)分配地址线分配地址线A10 A0 接接 2K 8位位 ROM 的地址线的地址线A9 A0 接接 1K 4位位 RAM 的地址线的地址线(4)确定片选信号确定片选信号C B A0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位位1片片 ROM1K 4位位2片片RAM4.2返回首页 2K 8位位 ROM 1K 4位位 RAM1K 4位位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR例例 4.1 CPU 与存储器的连接图与存储器的连接图4.2返回首页(1)写出对应的二进制地址码写出对应的二进制地址码例例4.2 CPUCPU有有1616根地址线，根地址线，8 8根数据线，并用根数据线，并用/MREQ/MREQ访存控制信号，用访存控制信号，用/WR/WR作读写控制信号。作读写控制信号。现有下列存储芯片：现有下列存储芯片：1K41K4位位RAMRAM：4K84K8位位RAMRAM：8K88K8位位RAMRAM；2K82K8位位ROMROM；4K84K8位位ROMROM；8K88K8位位ROMROM及及74LSl3874LSl38译码器和各种门电路。画译码器和各种门电路。画出出CPUCPU与存储器的连接图，要求：与存储器的连接图，要求：最小最小 4K为为系统系统程序区，相邻程序区，相邻 8K为用户程序区。为用户程序区。4.2返回首页例例4.2 解解:(2)确定芯片的数量及类型(1)写出对应的二进制地址码A15 A12A11 A8 A7 A4 A3 A00 0 0 00 0 0 00 0 0 00 0 0 04K8位4K8位RAM2片4K8位ROM1片 4K8位0 0 0 01 1 1 11 1 1 11 1 1 10 0 1 01 1 1 11 1 1 11 1 1 10 0 0 10 0 0 00 0 0 00 0 0 00 0 1 00 0 0 00 0 0 00 0 0 04K8位0 0 0 11 1 1 11 1 1 11 1 1 10 0 0 1 0 0 0 10 0 1 00 0 1 0(1)写出对应的二进制地址码写出对应的二进制地址码例例4.2 (2)确定芯片的数量及类型确定芯片的数量及类型(3)分配地址线分配地址线(4)确定片选信号确定片选信号1片片 4K 8位位 ROM 2片片 4K 8位位 RAMA11 A0 接接 ROM 和和 RAM 的地址线的地址线4.2返回首页 4K 8位 ROM 4K 8位 RAM4K 8位 RAMPD/ProgrY1Y0G1CBAG2BG2AMREQA11A0D7D0WR例例 4.2 CPU 与存储器的连接图与存储器的连接图VCCY2A14A13A12A15 4K 8位 ROM 8K 8位 RAMPD/ProgrY1Y0G1CBAG2BG2AMREQA14A13A12A11A0D7D0WRVCCY2&A15例例 4.2 CPU 与存储器的连接与存储器的连接图（解法图（解法2）例例4.3n设设CPU有有20根地址线根地址线和和16根数据线根数据线，并用，并用IO/M（低电平（低电平访问存储器）作为访存控制信号访问存储器）作为访存控制信号,RD为读命令，为读命令，WR为写命为写命令。令。CPU可通过可通过BHE和和A0来控制按字节或字两种形式访存。来控制按字节或字两种形式访存。要求采用图示芯片，门电路自定。试回答：要求采用图示芯片，门电路自定。试回答：n1.CPU按字节访问和按字访问的地址范围各是多少？按字节访问和按字访问的地址范围各是多少？n2.CPU按字节访问时需要分奇偶体，且最大按字节访问时需要分奇偶体，且最大64KB为系统为系统程序区，与其相邻的程序区，与其相邻的64KB为用户程序区。写出每片存储为用户程序区。写出每片存储器芯片所对应的二进制地址码。器芯片所对应的二进制地址码。n3.画出对应上述地址范围的画出对应上述地址范围的CPU与存储器芯片的连接图。与存储器芯片的连接图。BHEA0访问形式访问形式00字字01奇字节奇字节10偶字节偶字节11不访问不访问六、存储器的校验：六、存储器的校验：为提高存为提高存/取可靠性而设。常用技术有：取可靠性而设。常用技术有：1、奇偶校验：仅能查错；、奇偶校验：仅能查错；2、海明校验：既可查错，也可纠错。、海明校验：既可查错，也可纠错。存储器校验的实现方法：存储器校验的实现方法：1、在存储器中设校验码生成、检错电路；、在存储器中设校验码生成、检错电路；2、存储字长按校验码宽度设计（奇偶校验为、存储字长按校验码宽度设计（奇偶校验为n+1位，海明校验为位，海明校验为n+k位）；位）；（校验码编码技术略，见数逻）（校验码编码技术略，见数逻）返回首页4.2访存速度访存速度七、提高访存速度的措施七、提高访存速度的措施 采用高速器件（缩短采用高速器件（缩短存取周期存取周期、增加、增加存取字长存取字长）调整主存结构调整主存结构1.单体多字系统单体多字系统 W位位W位位W位位W位位W位位地址寄存器地址寄存器主主存存控控制制部部件件.单字长寄存器单字长寄存器 数据寄存器数据寄存器 存储体存储体 采用层次结构采用层次结构 Cache 主存主存 增加存储器的带宽增加存储器的带宽 4.2返回首页地址寄存器地址寄存器 主存储器存储体主存储器存储体 W W W W 数据总线数据总线一体一体 4 字结构字结构 访存一次可同时获取访存一次可同时获取4条条指令或数据。每隔指令或数据。每隔1/4存取存取周期发送一个字的指令或数据。周期发送一个字的指令或数据。总线发总线发送控制送控制返回首页4.22.多体并行系统多体并行系统(1)高位交叉高位交叉 各个体并行工作各个体并行工作M0地址地址01n1M1nn+12n1M22n2n+13n1M33n3n+14n1地址译码地址译码体内地址体内地址体号体号4.2返回首页(2)低位交叉低位交叉M0地址地址044n4M1154n3M2264n2M3374n1地址译码地址译码 体号体号体内地址体内地址各个体轮流编址各个体轮流编址4.2返回首页地址寄存器地址寄存器 数据总线数据总线 0字字 1字字 2字字 3字字 单字单字 4 体结构体结构多体交叉存取。多体交叉存取。控制控制返回首页4.2低位交叉的特点低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽在不改变存取周期的前提下，增加存储器的带宽时间时间 单体单体访存周期访存周期 单体单体访存周期访存周期4.2启动存储体启动存储体 0启动存储体启动存储体 1启动存储体启动存储体 2启动存储体启动存储体 3返回首页小结：小结：从从位位单元开始单元开始片片结构结构整体整体设计。设计。位单元：定性掌握工作原理；位单元：定性掌握工作原理；片结构：重点掌握外特性的表示方法，及时间片结构：重点掌握外特性的表示方法，及时间特性；特性；整体结构：字、位扩展技术（整体结构：字、位扩展技术（ROM+SRAM）。）。DRAM：原理性掌握字、位扩展技术，重点掌原理性掌握字、位扩展技术，重点掌握刷新概念、刷新方法（定时方式）。握刷新概念、刷新方法（定时方式）。概念性内容：存储系统概念，主要分类方法，概念性内容：存储系统概念，主要分类方法，主存的性能指标，多体交叉存取思想。主存的性能指标，多体交叉存取思想。返回首页4.2(3)存储器存储器控制部件（简称存控）控制部件（简称存控）易发生代码易发生代码丢失的请求丢失的请求源，源，优先级优先级最高最高严重影响严重影响 CPU工作的请求源，工作的请求源，给予给予 次高次高 优先级优先级4.2控制线路控制线路排队器排队器 节拍节拍发生器发生器QQCM来自各个请求源来自各个请求源主脉冲主脉冲存控标记存控标记 触发器触发器返回首页4.3 高速缓冲存储器高速缓冲存储器一、一、概述概述1.问题的提出问题的提出避免避免 CPU“空等空等”现象现象CPU 和主存（和主存（DRAM）的速度差异的速度差异缓存缓存CPU主存主存容量小容量小速度高速度高容量大容量大速度低速度低程序访问的程序访问的局部性局部性原理原理返回首页程序运行的程序运行的局部性原理：局部性原理：在一小段在一小段时间时间内，最近被访问过的程序和内，最近被访问过的程序和 数据很可能再次被访问数据很可能再次被访问在在空间空间上，上，这些这些被访问的程序和数据被访问的程序和数据 往往集中在一小片存储区往往集中在一小片存储区 在访问在访问顺序顺序上，指令顺序执行比转移执行上，指令顺序执行比转移执行 的可能性大的可能性大返回首页4.32.Cache 的工作原理的工作原理(1)主存和缓存的编址主存和缓存的编址主存和缓存按块存储主存和缓存按块存储 块的大小相同块的大小相同B 为块长为块长 主存块号主存块号主存储器主存储器012m1字块字块 0字块字块 1字块字块 M1主存块号主存块号块内地址块内地址m位位b位位n位位M块块B个字个字缓存块号缓存块号块内地址块内地址c位位b位位C块块B个字个字 字块字块 0字块字块 1字块字块 C1012c1标记标记 Cache缓存块号缓存块号4.3返回首页(2)命中与未命中命中与未命中缓存共有缓存共有 C 块块主存共有主存共有 M 块块M C主存块主存块 调入调入 缓存缓存主存块与缓存块主存块与缓存块 建立建立 了对应关系了对应关系用用 标记记录标记记录 与某缓存块建立了对应关系的与某缓存块建立了对应关系的 主存块块号主存块块号命中命中未命中未命中主存块与缓存块主存块与缓存块 未建立未建立 对应关系对应关系主存块主存块 未调入未调入 缓存缓存4.3返回首页(3)Cache 的命中率的命中率CPU 欲访问的信息在欲访问的信息在 Cache 中的中的 比率比率命中率命中率 与与 Cache 的的 容量容量 与与 块长块长 有关有关 一般每块可取一般每块可取 4 至至 8 个字个字块长取一个存取周期内从主存调出的信息长度块长取一个存取周期内从主存调出的信息长度 CRAY_1 16体交叉体交叉 块长取块长取 16 个存储字个存储字 IBM 370/168 4体交叉体交叉 块长取块长取 4 个存储字个存储字（64位位4 =256位）位）4.3返回首页Cache的命中率n命中率命中率hn程序执行期间 Nc:访问Cache的次数 Nm：访问主存次数nh=Nc/（Nc+Nm）n平均访问时间平均访问时间ta ntc为Cache的访问时间，tm为主存的访问时间nta=h tc+（1-h）tmn访问效率访问效率ene=tc/ta=tc/(htc+(1-h)tm)Cache命中率n假设假设CPU执行某段程序时，共访问执行某段程序时，共访问Cache命命中中2000次，访问主存次，访问主存50次。已知次。已知Cache的的存取周期为存取周期为50ns，主存的存取周期为，主存的存取周期为200ns。求。求Cache-主存系统的命中率、效主存系统的命中率、效率和平均访问时间。率和平均访问时间。n解答：解答：n命中率命中率 h=2000/(2000+50)=97.6%n平均访问时间平均访问时间n ta=0.976*50+(1-0.976)*200=53.6 nsn效率效率 e=50/53.6=93.3%数据总线数据总线Cache替换机构替换机构可装进？可装进？命中？命中？主存主存Cache 地址映象地址映象 变换机构变换机构 主主 存存访问主访问主存替换存替换Cache Cache 存储体存储体块号块号 块内地址块内地址直接通路直接通路访问主存装入访问主存装入CacheNNYY块号块号块内地址块内地址CPU主存地址主存地址地址总线地址总线Cache地址地址3.Cache 的基本结构的基本结构Cache替换机构替换机构由由 CPU 完成完成4.3 Cache 存储体存储体主存主存Cache 地址映象地址映象 变换机构变换机构 返回首页4.Cache 的的 读写读写 操作操作访问访问Cache取取出信息送出信息送CPU访问主存取访问主存取出信息送出信息送CPU将新的主存块将新的主存块调入调入Cache中中执行替换算执行替换算法腾出空位法腾出空位结束结束命中？命中？Cache满？满？CPU发出访问地址发出访问地址 开始开始YNYN写写Cache 和主存的一致性和主存的一致性 读读4.3返回首页（写直达法，写回法）（写直达法，写回法）5.Cache 的改进的改进(1)增加增加 Cache 的级数的级数片载（片内）片载（片内）Cache片外片外 Cache(2)统一缓存和分开缓存统一缓存和分开缓存指令指令 Cache数据数据 Cache与主存结构有关与主存结构有关与指令执行的控制方式有关与指令执行的控制方式有关是否流水是否流水Pentium 8K 指令指令 Cache 8K 数据数据 CachePowerPC620 32K 指令指令 Cache 32K 数据数据 Cache4.3返回首页 字块字块2m1 字块字块2c+1 字块字块2c+11 字块字块2c+1 字块字块2c 字块字块2c1 字块字块1 字块字块0主存储体主存储体 字块字块 1 标记标记 字块字块 0 标记标记字块字块 2c1标记标记Cache存储体存储体t位位01C1 字块字块字块地址字块地址 主存字主存字 块标记块标记t 位位c 位位b 位位主存地址主存地址 比较器（比较器（t位）位）=不命中不命中有效位有效位=1？*m位位 Cache内地址内地址否否是是命中命中二、二、Cache 主存的地址映象主存的地址映象1.直接映象直接映象每个缓存块每个缓存块 i 可以和可以和 若干若干 个个 主存块主存块 对应对应每个主存块每个主存块 j 只能和只能和 一一 个个 缓存块缓存块 对应对应i=j mod C4.3 字块字块2c+1 字块字块2c 字块字块0 字块字块 0返回首页例：例：例：例：设主存容量为设主存容量为256K字，字，Cache为为2K字，字，块长为块长为4字。字。1。设计。设计Cache地址格式，地址格式，Cache能装多少块数据能装多少块数据？2。直接映射下，设计主存地址格式。直接映射下，设计主存地址格式。解：解：1 1。2K=2K=2 21111地址为地址为1111位位 Cache 数据块为数据块为 2K/4=2K/4=2 29 9 2 2。256K=256K=2 21818地址为地址为1818位位 主存数据块为主存数据块为 256K/4=256K/4=2 21616主存字块标记主存字块标记 缓存字块地址