《时序数字电路》PPT课件.ppt

第九章 时序数字电路 本章主要内容： 触发器 时序逻辑电路分析方法 寄存器 计数器 9.1集成单元触发器 Flip - Flop，简写为 FF，又称双稳态触发器。 基本特性 (1)有两个稳定状态 (简称稳态 )， 正好用来表示逻辑 0 和 1。 (2)在输入信号作用下，触发器的两个稳定状态可相互转换 (称为状态的翻转 )。 输入信号消失后，新状态可长期 保持下来，因此具有记忆功能，可存储二进制信息 。 一个触发器可存储 1 位二进制数码 触发器的基本特性和作用 触发器的作用： 触发器有记忆功能，由它构成的电路在某时刻的输 出不仅取决于该时刻的输入，还与电路原来状态有关。 而门电路无记忆功能，由它构成的电路在某时刻的输 出完全取决于该时刻的输入，与电路原来状态无关。 触发器和门电路是构成数字电路的基本单元。 触发器的类型 根据逻辑功能不同分为： RS 触发器 D 触发器 JK 触发器 T 触发器 T 触发器 根据触发方式不同分为： 电平触发器 边沿触发器 主从触发器 根据电路结构不同分为： 基本 RS 触发器 同步触发器 主从触发器 边沿触发器 三、触发器逻辑功能的描述方法 主要有特性表、特性方程、驱动表 (又称激励表 )、 状态转换图和波形图 (又称时序图 )等。 一、基本 R S触发器 Q = 1， Q = 0 时，称为触发器的 1 状态，记为 Q = 1； Q = 0， Q = 1 时，称为触发器的 0 状态，记为 Q = 0。 置 0 端 ， 也 称复位端 。 R 即 Reset 置 1端 ， 也 称置位端 。 S 即 Set 信号输入端 互补输出端，正常工作时， 它们的输出状态相反。 低电平有效 9.1.1 触发器的电路结构 逻辑电路 逻辑符号 工作原理 Q Q S R G1 G2 1 1 0 1 1 0 0 0 S R 功 能 说 明 输 入 Q Q 输 出 工作原理及逻辑功能 0 1 1 1 1 0 触发器被置 0 触发器置 0 1 0 工作原理及逻辑功能 Q Q S R G1 G2 1 1 0 1 1 0 0 0 S R 功 能 说 明 输 入 Q Q 输 出 1 0 0 1 1 1 触发器被置 1 触发器置 0 1 0 触发器置 1 0 1 Q Q S R G1 G2 1 1 & & G2 门输出 Q R Q QQ 1 工作原理及逻辑功能 1 1 0 1 1 0 0 0 S R 功 能 说 明 输 入 Q Q 输 出 触发器置 0 1 0 触发器置 1 0 1 触发器保持原状态不变 不 变 G1 门输出 Q S Q QQ 1 工作原理及逻辑功能 Q Q S R G1 G2 输出状态 不定 (禁用 ) 不 定 1 1 0 1 1 0 0 0 S R 功 能 说 明 输 入 Q Q 输 出 触发器置 0 1 0 触发器置 1 0 1 触发器保持原状态不变 不 变 0 0 1 1 输出既非 0 状态， 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时， 输出状态可能为 0，也 可能为 1，即输出状态 不定。因此，这种情况 禁用。 逻辑功能的特性表描述 次态 现态 指触发器在输入信号变化前的状态，用 Qn 表示。 指触发器在输入信号变化后的状态，用 Qn+1 表示。 触发器次态与输入信号和电路原有状态之 间关系的真值表。 0 0 0 0 1 触发器 状态不定 0 1 0 1 0 1 0 0 触发器 置 0 0 0 1 0 1 1 0 1 触发器 置 1 1 1 1 1 1 0 0 1 1 触发器 保持原状态不变 说 明 Qn+1 Qn S R 基本 RS 触发器特 性表的简化表示 Qn 1 1 1 0 1 0 1 0 不定 0 0 Qn+1 S R 基本 RS 触发器特性表 置 0 端 R 和置 1 端 S 低电平有效。 禁用 R = S = 0： 称约束条件 注意 二、同步 R S触发器 实际工作中，触发器的工作状态不仅要由触发输入 信号决定，而且要求按照一定的节拍工作。为此，需要 增加一个时钟控制端 CP。 CP 即 Clock Pulse，它是一串 周期和脉宽一定的矩形脉冲。 具有时钟脉冲控制的触发器称为时钟触发器， 又称钟控触发器。 同步触发器是其中最简单的一种，而 基本 RS 触发器称异步触发器。 Q Q G1 G2 S R G3 G4 CP Q3 Q4 工作原理 CP = 0 时， G3、 G4 被封锁，输入信号 R、 S 不起作用。基本 RS 触发 器的输入均为 1，触发器 状态保持不变。 CP = 1 时， G3、 G4 解除封锁，将输入信号 R 和 S 取非后送至基本 RS 触发器的输入端。 0 1 1 1 S R 电路结构与工作原理 基本 RS 触发器 增加了由时钟 CP 控制的门 G3、 G4 同步 R S触 发器逻辑符 号 同步 R S触发器输入、输出波形关系 同步 RS 触发器的特性表与特性方程 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 1 0 0 0 1 1 1 1 0 1 Qn+1 Qn S R 特 性 表 同步 RS触发器 Qn+1的卡诺图 R SQn 0 1 00 01 11 10 1 1 1 特性方程 nn QRSQ 1 RS = 0(约束条件 ) 特性方程指触发器次态与输入信号和电路原有状 态之间的逻辑关系式。 同步触发器的特点 同步触发器的触发方式为电平触发式 同步触发器的共同缺点是存在空翻 触发脉冲作用期间，输入信号发生多次变化时，触 发器输出状态也相应发生多次变化的现象称为空翻。 空翻可导致电路工作失控。 指时钟脉冲信号控制 触发器工作的方式 CP = 1 期间翻转的称正电平触发式； CP = 0 期间翻转的称负电平触发式。 无空翻触发器 Master - Slave Flip - Flop Edge - Triggered Flip - Flop 无空翻触发器的类型和工作特点 工作特点： CP = 1 期间，主触发器接收 输入信号； CP = 0 期间，主触发器保持 CP 下降沿之前状态不变，而从触发器接受主触 发器状态。因此，主从触发器的状态只能在 CP 下降沿时刻翻转。 (详见链接 ) 这种触发方式称为主从触发式。 工作特点：只能 在 CP 上升沿 (或下降沿 ) 时刻接收输入信号， 因此， 电路状态只能在 CP 上升沿 (或下降沿 )时刻 翻转。 这种触发方式称为 边沿触发式。 无 空 翻 触 发 器 主 从 触 发 器 边 沿 触 发 器 主从触发器和边沿触发器有何异同 ？ 只能在 CP 边沿时刻翻转，因此都克服了 空翻，可靠性和抗干扰能力强，应用范围广。 相 同 处 电路结构和工作原理不同，因此电路功能 不同。为保证电路正常工作，要求主从 JK 触 发器的 J 和 K 信号在 CP = 1 期间保持不变；而 边沿触发器没有这种限制，其功能较完善，因 此应用更广。 相 异 处 给主从触发器 提供反相的时钟信 号，使它们在不同 的时段交替工作。 三、主从 J-K 触发器电路、符号 从触发器 主触发器 表示时钟触发沿为下降沿 Q Q 1S 1R C1 CP J K 逻辑功能 nnn QKQJQ 1 S JQ R K Q nn QRSQ 1代入 有： J K触发器的特征方程。 1 0 0 1 1 1 1 1 1 1 0 1 0 0 1 1 0 0 0 1 1 1 0 0 0 0 K 0 1 0 1 0 0 Qn+1 Qn J J K触发器的特性表 输出状态说明 输出状态不变 输出状态与 J状态相同 输出状态与 K状态相同 每来一个脉冲，输出状态 改一次 例：已知主从 J K触发器的 CP、 J输入和 K输入的波形如下 所示。设触发器的初态为 1态，试画出其输出波形。 解：当在 CP 1期间， J、 K状态不变时，只需根据 CP下降沿 到达时 J、 K的状态和 JK触发器的特性表，即可得出其输出波 形。 四、边沿 D 触发器 逻辑符号和逻辑功能 特点： Qn+1 跟随 D 信号 Q Q C1 CP D 具有异步端的 边沿 D 触发器 1D S SD R RD 执行 Qn+1 = D 1 1 1 1 在 CP 时刻 0 0 1 1 Qn 1 1 1 保持不变 Qn 0 1 1 禁 用 不定态 0 0 异步置 1 1 0 1 异步置 0 0 1 0 说 明 Qn+1 D CP SD RD 异步端低电平有效的 上升沿触发式 D 触发器功能表 1nQD D触发器特征方程 ： 例：根据输入波形画 D触发器输出波形。 上升沿触发。 常用无空翻触发器 主从 RS 触发器 主从 JK 触发器 主从触发器 边沿触发器 TTL 维持阻塞 D 触发器 (通 常上升沿触发 ) TTL 边沿 JK触发器 (通常下降沿触发 ) CMOS 边沿 D 触发器和边沿 JK 触发器 (通常上升沿 触发 ) 9.1.2不同类型触发器之间的转换 一、触发器的逻辑功能及其表示方式 触发器的逻辑功能，是指触发器的次态与现态、输入信号 之间的逻辑关系。 根据逻辑功能的不同，触发器可分为 R-S触发器、 J-K触 发器、 D触发器和 T触发器等几种不同类型。 触发器的逻辑功能可用特性表、特性方程和状态图来表示。 以触发器的现态和输入信号为变量，次态为函数，描述它 们之间的逻辑关系的真值表称为触发器特性表。 表述上述逻辑关系的逻辑表达式称为特性方程。 状态图（状态转换图）：图形的方法直观表述触发器的逻辑 功能，图中用两个圆圈分别表示触发器的两个状态： 0态和 1 态，用箭头表示状态转换的去向，箭头上的注释说明状态转 换的条件。 R-S触发器状态图 J-K触发器状态图 D触发器状态图 T触发器 Tn Qn Qn+1 输出状态说明 0 0 0 1 0 1 输出状态不变 1 1 0 1 1 0 每来一个时钟脉 冲，输出状态改 变一次 Qn Qn T触发器特性表 ： T触发器特征方程： 1n n n nQ T Q T Q T Q T触发器状态图 触发器五种逻辑功能的比较 无约束， 但功能少 无约束， 且功能强 令 J = K = T 即可 令 J = K = 1 即可 D 功能 1 0 Qn+1 1 0 D Qn+1 = D T 功能 Qn Qn Qn+1 1 0 T nn QTQ 1 RS 功能 不定 0 1 Qn Qn+1 1 1 0 1 1 0 0 0 S R Qn+1 = S + RQn RS = 0(约束条件 ) JK 功能 Qn 1 0 Qn Qn+1 1 1 0 1 1 0 0 0 K J Qn+1 = JQn + KQn T功能 (计数功能 ) 只有 CP 输入端， 无数据输入端。 来一个 CP翻转一次 Qn+1 = Qn 二、不同类型触发器之间的转换 1. JK D 2. JK T、 T 因此，令 J = K = D 已有 Qn+1 = JQn+ KQn 欲得 Qn+1 = D Q Q CP D C1 1J 1K Q Q C1 1J 1K Q Q CP 1 C1 1J 1K T CP 转 换 方 法 (1) 写出待求触发器和给定触发器的特性方程。 (3)画出用给定触发器实现待求触发器的电路。 (2)比较上述特性方程，得出给定触发器中输入 信号的接法。 3. D JK 已有 Qn+1 = D 欲得 Qn+1 = JQn + KQn 因此，令 nn QKQJ nn QKQJD 4. D T 已有 Qn+1 = D 欲得 Qn+1 = nQT 已有 Qn+1 = D 欲得 Qn+1 = Qn 因此，令 D = Qn nQT 因此，令 D = Q Q CP C1 1D Q Q CP C1 1D T Q Q CP J C1 1D K D T 9.2 时序逻辑电路分析方法 9.2.1 时序逻辑电路基本概念 时序逻辑电路的特点是：时序逻辑电路的输出不仅取决于 该时刻的输入信号，而且与电路的原状态有关。 时序电路的方框图 时序逻辑电路的逻辑功能的表示方法常用的也有三种： 逻辑表达式、真值表（状态转换表）和状态转换图。 1 ( , )n n nY f X Q 1 2 ( , )n n nQ f W Q 3 ( , )n n nW f X Q 逻辑表达式：三个方程 输出方程 状态方程 驱动方程（激励方程） 在时序逻辑电路中，根据存储电路中的触发器 是否同时动作，可将时序逻辑电路划分为同步 时序逻辑电路和异步时序逻辑电路两大类。 按电路输出信号的特性可分为米里（ Mealy） 型和摩尔（ Moore）型。 米里型时序电路的输 出不仅与现态有关，而且还决定于电路的输入； 而摩尔型时序电路的输出仅决定于电路的现态。 根据功能分类，最常用的时序逻辑电路有寄存 器和计数器等。 9.2.2 时序逻辑电路的分析方法 分析时序逻辑电路的一般步骤如下： （ 1）由逻辑图写出下列各逻辑方程式： 各触发器的时钟方程； 时序电路的输出方程； 各触发器的驱动方程。 （ 2）将驱动方程代入相应触发器的特性方程，求得时序 逻辑电路的状态方程。 （ 3）根据状态方程和输出方程，进行计算，列出该时序 电路的状态表，画出状态图或时序图。 （ 4）根据电路的状态表或状态图说明给定时序逻辑电路 的逻辑功能。 9.3寄存器 9.3.1数码寄存器 数字系统中存放信息的部件。由触发器和逻辑门电路构成。 一、双拍接收方式的数码寄存器 数据输入端： D3 D0 数据输出端： Y3 Y0 控制端：清零、寄存控制和取数控制 寄存数码的步骤： 1、清零； 2、寄存。 二、单拍接收方式的数码寄存器 直接由寄存控制存入数码，不必清零。 并行输入、并行输出。 9.3.2 根据数据移位和输入输出方式，可分为： 一、单向移位寄存器 右移寄存器的结构特点：左边触发器的输出端接右邻触发器的 输入端。时钟脉冲作为移位控制脉冲，触发器 FF0的 D端为串行 数据输入端，触发器 FF3的输出 Q端为串行数据输出端。 右移寄存器（ D触发器组成的 4位右移寄存器） 移位脉冲 CP 串行输入 Q0 Q1 Q2 Q3 0 1 2 3 4 0 D3 D2 D1 D0 0 0 0 0 D3 0 0 0 D2 D3 0 0 D1 D2 D3 0 D0 D1 D2 D3 数码在右移移位寄存器中的移位情况 经过 4个时钟脉冲后， 4位数码全部移入寄存器，可并行 输出（串入并出），若需串行输出，则还需 4个时钟 脉冲，即可从串行输出端得到串行数据（串入串出）。 二 、 中规模集成 4位双向移位寄存器 74194 0 Q 1 Q S 3D2D1D0D 2 Q 3 Q 74194 41 2 3 5 6 7 1516 D 0 D 1 D 2 GND Q 3 Q 2 Q 1V c c 74194 8 910111214 13 R D 3 D 0 SQ 0 S R D CP SL SR 0 1 SR SL S 1CP D D D D Q0和 Q3分别是左移和右移时的串行输出端 ， Q0、 Q1、 Q2和 Q3 为并行输出端 。 S0和 S1为控制输入端 。 DSL 和 DSR分别是左移和右移串行输入 。 D0、 D1、 D2和 D3是 并行输入端 。 一、功能 二、位数扩展示例 三、移位寄存器应用举例串行加法器 存放加数、和 。 存放被加数。 存放进位位。 9.4 计数器 计数器 用以统计输入脉冲 CP个数的电路 。 计数器的分类： （ 2） 按数字的增减趋势可分为加法计数器 、 减法计数 器和可逆计数器 。 （ 1） 按计数进制可分为二进制计数器和非二进制计数 器 。 非二进制计数器中最典型的是十进制计数器 。 （ 3） 按计数器中触发器翻转是否与计数脉冲同步分为同 步计数器和异步计数器 。 工作原理： 4个 JK触发器都接成 T触发器。 每来一个 CP的下降沿时， FF0向相反的状态翻转一次； 每当 Q0由 1变 0， FF1向相反的状态翻转一次； 每当 Q1由 1变 0， FF2向相反的状态翻转一次； 每当 Q2由 1变 0， FF3向相反的状态翻转一次。 9.4.1二进制计数器 一、 异步 二进制加法计数器 CP Q 0 Q 1 Q 2 Q 3 由时序图可以看出 ， Q0、 Ql、 Q2、 Q3的周期分别是计数脉 冲 (CP)周期的 2倍 、 4倍 、 8倍 、 16倍 ， 因而计数器也可作 为分频器 。 时序波形图 状态图： CP Q3 Q2 Q1 Q0 十进制数 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 4位二进制加法计数器状态转换表 异步计数器的翻转延迟问题 异步二进制 计数器逻辑简图 异步二进制计数器 累积延迟波形 由于该计数器的翻转规律性较强，只需用 “ 观察法 ” 就可设 计出电路： 因为是“同步”方 式，所以将所有触 发器的 CP端连在 一起，接计数脉冲。 然后分析状态表， 选择适当的 JK信 号。 二 、 同步 二进制加法计数器 分析状态图可见： FF0：每来一个 CP， 向相反的状态翻转一次 。 所以选 J0=K0=1。 FF1：当 Q0=1时 ， 来一个 CP， 向相反的状态翻转一次 。 所以选 J1=K1= Q0 。 FF2：当 Q0Q1=1时 ， 来一个 CP， 向相反的状态翻转一次 。 所以 选 J2=K2=Q0Q1。 FF3： 当 Q0Q1Q3=1时 ， 来一个 CP， 向相反的状态翻转一次 。 所 以选 J3=K3=Q0Q1Q3。 分析时序逻辑电路的一般步骤： 1由逻辑图写出下列各逻辑方程式： （ 1）各触发器的时钟方程。 （ 2）时序电路的输出方程。 （ 3）各触发器的驱动方程。 2将驱动方程代入相应触发器的特性方程，求得时序逻辑电 路的状态方程。 3根据状态方程和输出方程，列出该时序电路的状态表，画 出状态图或时序图。 4根据电路的状态表或状态图说明给定时序逻辑电路的逻辑 功能。 9.4.2十进制计数器 1、 8421BCD码同步十进制加法计数器 用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。 （ 1）写出驱动方程： 10 J 10 K nnQQJ 031 nQK 01 nnQQJ 012 nnQQK 012 nnn QQQJ 0123 n03 QK （ 2） 将各驱动方程代入 JK触发器的特性方程，得到状态方程： nnQQJ 031 10 J 10 K nQK 01 nnQQJ 012 nnQQK 012 nnn QQQJ 0123 n03 QK nnn QKQJQ 1 nnnn QQKQJQ 0000010 nnnnnnnn QQQQQQKQJQ 10103111111 nnnnnnnnn QQQQQQQKQJQ 201201222212 nnnnnnnnn QQQQQQQKQJQ 303012333313 先写出 JK触发器的特性方程 : 状态方程： 100nnQQ 11 3 0 1 0 1n n n n n nQ Q Q Q Q Q 12 1 0 2 1 0 2n n n n n n nQ Q Q Q Q Q Q 13 2 1 0 3 0 3n n n n n n nQ Q Q Q Q Q Q 设初态为 Q3Q2Q1Q0=0000， 代入状态方程进 行计算 ， 得状态转换表 。 （ 3） 作状态转换表 。 23 1 0 Q QQ Q 0000 1000 010000110001 0010 1001 010101100111 CP Q 0 Q 1 Q 2 Q 3 1 2 3 4 5 6 7 8 9 10 （ 4） 作状态图及时序图 。 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 1 由于电路中有 4个触发器 ， 它们的状态组合共有 16种 。 而在 8421BCD码计数器中只用了 10种 ， 称为有效状态 。 其余 6种状态 称为无效状态 。 当由于某种原因 ， 使计数器进入无效状态时 ， 如果能在时钟信号作 用下 ， 最终进入有效状态 ， 我们就称该电路具有 自启动 能力 。 23 1 0 Q QQ Q 0000 1000 010000110001 0010 1001 010101100111 1010 1011 1101 1100 11111110 有效循环 （ 5） 检查电路能否自启动 用同样的分析的方法分别求出 6种无效状态下的次态 ， 得到完整的状 态转换图 。 可见 ， 该计数器能够自启动 。 CP2=Q1 （ 当 FF1的 Q1由 1 0时 ， Q2才可能改变状态 。 ） 用前面介绍的异步时序逻辑电路分析方法对该电路进行分析： （ 1） 写出各逻辑方程式 。 时钟方程： CP0=CP （ 时钟脉冲源的下降沿触发 。 ） CP1=Q0 （ 当 FF0的 Q0由 1 0时 ， Q1才可能改变状态 。 ) CP3=Q0 （ 当 FF0的 Q0由 1 0时 ， Q3才可能改变状态 ) 2、 8421BCD码异步十进制加法计数器 各触发器的驱动方程： 10 J 10 K nQJ 31 11 K 12 J 12 K nnQQJ 123 13 K nnnn QQKQJQ 0000010 （ CP由 10时此式有效） nnnnn QQQKQJQ 13111111 （ Q0由 10时此式有效） nnnn QQKQJQ 2222212 （ Q1由 10时此式有效） nnnnnn QQQQKQJQ 312333313 （ Q0由 10时此式有效） （ 2）将各驱动方程代入 JK触发器的特性方程，得各触发器的状态方程： （ 3）写输出方程： 3 0 3 0CO Q Q Q Q 设初态为 Q3Q2Q1Q0=0000， 代入状态方程进行计算 ， 得状态转换表 。 （ 4） 作状态转换表 。 100nnQQ （ CP由 10时此式有效） 11 3 1n n nQ Q Q （ Q0由 10时此式有效） 122nnQQ （ Q1由 10时此式有效） 13 2 1 3n n n nQ Q Q Q （ Q0由 10时此式有效） 输出 CO 0 0 0 0 0 0 0 0 0 1 3 0 3 0CO Q Q Q Q 9.4.3中规模集成计数器的功能分析与扩展 一、异步式加法计数器 1、电路结构 中规模集成异步二五十进制计数器 7490逻辑图 二进制 计数器 五进制 计数器 置 9输 入端 置 0输 入端 时钟有两个 2、逻辑功能分析 CP 输 入 输 出 R 0(1) R0(2) S9(1) S9(2) Q3 Q2 Q1 Q0 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 1 1 1 0 0 1 1 0 0 1 0 0 0 0 0 0 0 0 加法计数 （ 1）异步置 0： R0(1) 和 R0(2)全接高 电平， S9(1)和 S9(2) 中 有低电平。 （ 2）异步置 9： S9(1)和 S9(2)全接高电平， R0(1) 和 R0(2)中 有低电平。 （ 3）计数： S9(1)、 S9(2)及 R0(1) 、 R0(2)中有低电平。 二、中规模集成同步二进制可预置加法计数器 74161 逻辑图 代表符号 置数控制端 复位信号输入端 使能端 1、功能分析 输 入 输 出 CP CR LD CTT CT P D0 D1 D2 D3 Q0 Q1 Q2 Q3 0 1 0 1 1 0 1 1 0 1 1 1 1 0 D0 D1 D2 D3 0 0 0 0 D0 D1 D2 D3 保持 保持 加法计数 （ 1）异步清零： CR=0； （ 2）同步置数： LD=0、 CR=1； （ 3）保持： LD=CR=1， CTT、 CTP有一个为低电平； （ 4）计数： LD=CR=CTT=CTP=1。 3、集成计数器功能扩展 利用已有的 M进制计数器构成任意 N(NM)进制计数器：跳过多 余的 M N个状态。方法：置零法和置位法。 置零法原理示意图 ： 置零法适用于有 置零输入 端的计数器。 对于有 异步置零输入端的 计数器，它的工作原理为：原 M进制 计数器从全 0状态开始计数，接收到 N个计数脉冲后电路进入 SN状态。如果将 SN状态译码产生一个置零信号加到计数器的 异步置零输入端，则计数器将立刻返回到 S0状态，这样就可跳 过 M N个状态而得到 N进制计数器。由于电路一进入 SN状态 后立刻又被置为 S0状态，因此在稳定的计数状态循环中不包括 SN状态。 对于有 同步置零输入端的 计数器，由于置零输入信号变为有 效后计数器并不马上被置零，还需要等待下一个时钟信号到 达后才能被置零，因此应该再 SN 1状态译码产生同步置零信 号， N进制计数器的所有状态都为稳定状态。 置数法适用于有 预置数功能 的计数器电路。其工作原理也和 置零法类似，可分为异步置数和同步置数两种，只是其起始 状态通过预置数得到。 置数法原理示意图： 例 1、试用 T4290构成异步七进制计数器。 Q 0Q 0000 Q 0001 010000110010 2 1001 0110 01011000 1 0111 Q 3 电路原理图 状态图 工作波形图 加入复位锁存电路 提高复位可靠性 例 2、试用 7490构成 24进制计数器。 高位计 数器 低位计 数器 个位为 4，十位为 2时复位。 例 3、试用 74161和与非门构成十进制加法计数器。 计数 Q3 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 无 效 状 态 有 效 状 态 无 效 状 态 有 效 状 态 取前 10种计数状态， 采用置零法。 (异步清零） 取后 10种计数状态，采用置数法，第 九和脉冲到达后，利用进位位使 LD 0，作好置数准备，第十个脉冲到达 后，置数 0110。 取前 10种计数状态， 采用置数法，第九和脉冲 到达后， LD 0，作好置 数准备，第十个脉冲到达 后，置数 0000。（同步置数） 1、 时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入信 号 ， 还与电路的原状态有关 。 因此时序电路中必须含有存储元件 。 2、 触发器是组成时序逻辑电路的基本存储单元 。 触发器的结构：基本 、 同步 、 主从 、 边沿；逻辑功能： RS、 JK、 D、 T。 3、 描述时序逻辑电路逻辑功能的方法有逻辑表达式 、 状态转换表 、 状 态转换图和时序图等 。 4、 时序逻辑电路的分析步骤一般为：逻辑图 时钟方程 （ 异步 ） 、 驱 动方程 、 输出方程 状态方程 状态转换真值表 状态转换图和时序图 逻辑功能 。 5、 时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路 。 6、 计数器是一种简单而又最常用的时序逻辑器件 。 计数器不仅能用于 统计输入脉冲的个数 ， 还常用于分频 、 定时 、 产生节拍脉冲等 。 7、 用已有的 M进制集成计数器产品可以构成 N(任意 )进制的计数器 。 8、 寄存器也是一种常用的时序逻辑器件 。 寄存器分为数码寄存器和移 位寄存器两种 。 本章小结 9.4 一般同步时序逻辑电路分析 1。写出电路的工作驱动方程、状态方程和输出方程，画出状态图，检 查电路能否自启动。 触发器的驱动方程为： 将驱动方程代如到 JK触发器的特性方程 ： nnn QKQJQ 1 输出方程 ： 分别把 Q1Q2Q3的初态值代入上面的状态方程（设初态值为 0） ,得到状 态图： 可以自启动。 分析如图所示电路： C P Z J Q Q K S E T C L R J Q Q K S E T C L R F 1 F 2 & x F 2 C P F 1F 3 Q Q S E T C L R D Q Q S E T C L R D Q Q S E T C L R D = 1 分析如图电路： 9.5 同步逻辑电路设计 设计一个三位 GREEN码计 数器。 GREEN码： 000 0 001 1 011 2 010 3 110 4 111 5 101 6 100 7 状态表： 状态 n 状态 n+1 Q0n Q1n Q2n Q0n+1 Q1n+1 Q2n+1 0 0 0 0 0 1 0 0 1 0 1 1 0 1 1 0 1 0 0 1 0 1 1 0 1 1 0 1 1 1 1 1 1 1 0 1 1 0 1 1 0 0 1 0 0 0 0 0 Q0n Q1n Q2n Q0n+1 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 1 1 1 0 0 0 Q0Q1 Q2 00 01 11 10 0 0 1 1 0 1 0 0 1 1 卡诺图： nnnnn QQQQQ 2021 1 0 nnnnn QQQQQ 2021 1 1 nnnnn QQQQQ 1010 1 2 同样得到： 1 2 3 4 A B C D 4321 D C B A T i t l e N um be r R e vi s i onS i z e A4 D a t e : 23- M a y - 2005 S he e t of F i l e : G : us bba k 05 春讲义 电子技术 f i g c h10 M y D e s i gn.ddbD r a w n B y : C L K 3 D 2 SD 4 CD 1 Q 5 Q 6 Q 2A C L K 3 D 2 SD 4 CD 1 Q 5 Q 6 Q 1A C L K 3 D 2 SD 4 CD 1 Q 5 Q 6 Q 0A & & & & Q0Q1Q2 C L K C L R 思考：如何用 JK触发器实现？ 如何设计一个三相六拍运行的步进电机分配器？ 脉冲分配器 clk dir Q0 Q1 Q2 Q0 Q1 Q2 0 0 1 0 1 1 0 1 0 1 1 0 1 0 0 1 0 1 Dir=1 Dir=0 状态图： 001 011 010 110 100 101 Dir=1 Dir=1 Dir=1 Dir=1 Dir=1 Dir=1 Dir=0 Dir=0 Dir=0 Dir=0 Dir=0 Dir=0 000 111 包含了所有状态和输入，且能够自启动。 dir Q0 Q1 Q2 Q0 Q1 Q2 1 0 0 1 0 1 1 1 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 1 0 0 1 1 0 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 1 1 0 0 0 1 0 0 1 1 0 0 1 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 0 1 0 0 0 0 0 1 1 1 1 0 0 1 dir Q0 Q1 Q2 Q0 1 0 0 1 0 1 0 1 1 0 1 0 1 0 1 1 1 1 0 1 1 1 0 0 1 1 1 0 1 0 0 0 0 1 1 0 1 0 1 1 0 1 0 0 1 0 1 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 1 1 1 0 Dir Q0 Q1Q2 00 01 11 10 00 0 1 0 0 01 1 1 0 0 11 1 0 0 1 10 0 0 0 1 nnnnnnn QQd i rQQd i rQQd i rQ 10201010 dir Q0 Q1 Q2 Q1 1 0 0 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 0 0 1 1 0 0 0 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 0 1 1 0 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 1 1 1 0 Dir Q0 Q1Q2 00 01 11 10 00 1 01 1 11 1 10 1 1 1 nnnnnnnn QQd i rQQQQQd i rQ 202102011 dir Q0 Q1 Q2 Q2 1 0 0 1 1 1 0 1 1 0 1 0 1 0 0 1 1 1 0 0 1 1 0 0 1 1 1 0 1 1 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 0 1 1 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 1 Dir Q0 Q1Q2 00 01 11 10 00 1 1 1 01 1 1 1 11 1 1 1 10 1 nnnnnn QQQQd i rQd i rQ 2100111 如何用 D触发器实现？