Eda第四章复习总结.doc

一、 数字电路的发展与可编程器件的出现高效、低耗、高精度、高稳定、智能化。二、 PLD的发展态势向高集成度、高速度方向发展向低电压和低功耗方向发展, 5V - 3.3V - 2.5V - 1.8V - 更低向数、模混合可编程方向发展三、 可编程逻辑器件的分类按集成密度划分为4.1.2 PLD的结构、表示方法2. PLD的逻辑符号表示方法硬线连接单元(加号中间为大黑点) 被编程接通单元（加号中间为乘号）被编程擦除单元（加号）3. 编程连接技术（1）熔丝(Fuse)和反熔丝(Anti-fuse)编程技术 熔丝编程技术是用熔丝作为开关元件，这些开关元件平时（在未编程时）处于连通状态，加电编程时，在不需要连接处将熔丝熔断，保留在器件内的熔丝模式决定相应器件的逻辑功能。反熔丝编程技术也称熔通编程技术，这类器件是用逆熔丝作为开关元件。这些开关元件在未编程时处于开路状态，编程时，在需要连接处的逆熔丝开关元件两端加上编程电压，逆熔丝将由高阻抗变为低阻抗，实现两点间的连接，编程后器件内的反熔丝模式决定了相应器件的逻辑功能。（2）SRAM编程技术FPGA器件中采用的主要编程工艺之一。SRAM型的FPGA是易失性的，断电后其内部编程数据（构造代码）将丢失，需在外部配接ROM存放FPGA的编程数据。可反复编程，实现系统功能的动态重构每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序4.低密度可编程逻辑器件(LDPLD:Low-Density PLD) (1) PROM (Programmable ROM) 可编程只读存储器20世纪70年代初。 与阵列固定，或阵列可编程。 (2) PLA(Programmable Logic Array) 可编程逻辑阵列20世纪 70年代初。 与阵列、或阵列都可编程。(3) PAL(Programmable Array Logic) 可编程阵列逻辑20世纪70年代末 。 与阵列可编程，或阵列固定。(4) GAL(Generic Array Logic ) 20世纪80年代初。 大部分与阵列可编程，或阵列固定。PROM 利用效率低实现组合逻辑函数：将函数写为最小项之和形式，将对应的与项或起来即可。容量与门数或门数2nmPAL专用输出结构 特点：或非门输出或互补输出常用器件：PAL16L8, PAL20L10等可编程输入/输出结构 （1）端口既可做输入也可做输出（2）做输出端口时，输出信号又可被反馈到输入，构成简单的触发器寄存器输出结构 (1)增加了D触发器,整个PAL的所有D触发器共用一个时钟和输出使能信号。(2)可构成同步时序逻辑电路 异或输出结构 增加了异或门，使时序逻辑电路的设计得到简化。4.2 CPLD和FPGA的结构和特点一、PLD的发展历程l PROM、EPROM、EEPROM只能完成简单的数字逻辑功能l PAL、GAL、PLAPLD能以乘积和的形式完成大量的组合逻辑功能(规模较小)l CPLD、FPGA设计与制造集成电路的任务已不完全由半导体厂商来独立承担。CPLD： (Complex Programmable Logic Device)复杂的可编程逻辑器件。专指那些集成规模大于1000门以上的可编程逻辑器件。ROM型器件停电数据可保存。FPGA：(Field Programmable Gate Array)现场可编程门阵列。它是一种由掩膜可编程门阵列和可编程逻辑器件两者演变而来的通用型用户可编程器件。RAM型器件停电数据不可保存，须与存储器连用。4.2.2 CPLD/FPGA的特点1，基本结构CPLD 集总式互连n 可编程逻辑宏单元LMC，Logic Macro Cell（结构较复杂）n 复杂的I/O控制块（完成芯片上逻辑与外部封装脚的接口）n 逻辑单元之间采用连续式互连结构（固定长度的金属线） 内部延时时间固定，可预测l FPGA 分布式互连n 可编程逻辑功能块（实现用户功能的基本单元）n 可编程I/O块（完成芯片上逻辑与外部封装脚的接口）n 逻辑单元之间采用分段式互连结构（不同长度的金属线）内部延时时间不固定，预测性差2，编程工艺CPLDEPROM EEROM FLASHFPGA反熔丝（Actel） RAM（Xillinx）3，器件规模（左CPLD,右FPGA）集成规模 小（最大数万门） 大（最高达百万门）单元粒度 大（PAL结构） 小（PROM结构）互连方式 集总总线 分段总线、长线、专用互连编程工艺 EPROM、 SRAMEEROM、Flash 编程类型 ROM型 RAM型，须与存储器连用4.2.3 复杂可编程逻辑器件（CPLD）的结构和基本原理一般所有超过某一集成度（如1000门以上）的PLD器件都称为CPLD可以把CPLD的基本结构看成由可编程逻辑阵列（LAB）、可编程I/O控制模块、可编程内部连线（PIA）等三部分组成。 一、 复杂可编程逻辑器件（CPLD）的结构1可编程逻辑阵列（LAB）可编程逻辑阵列又若干个可编程逻辑宏单元（Logic Macro Cell，LMC）组成， LMC内部主要包括与阵列、或阵列、可编程触发器和多路选择器等电路，能独立地配置为时序或组合工作方式。（1）乘积项共享结构在CPLD的宏单元中，如果输出表达式的与项较多，对应的或门输入端不够用时，可以借助可编程开关将同一单元（或其他单元）中的其他或门与之联合起来使用，或者在每个宏单元中提供未使用的乘积项给其他宏单元使用。（2）多触发器结构早期可编程器件的每个输出宏单元（OLMC）只有一个触发器，而CPLD的宏单元内通常含两个或两个以上的触发器，其中只有一个触发器与输出端相连，其余触发器的输出不与输出端相连，但可以通过相应的缓冲电路反馈到与阵列，从而与其他触发器一起构成较复杂的时序电路。这些不与输出端相连的内部触发器就称为“隐埋”触发器。这种结构可以不增加引脚数目，而增加其内部资源。 （3）异步时钟早期可编程器件只能实现同步时序电路，在CPLD器件中各触发器的时钟可以异步工作，有些器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外，OLMC内触发器的异步清零和异步置位也可以用乘积项进行控制，因而使用更加灵活。 2可编程I/O单元（IOC）CPLD 的 I/O 单元是内部信号到I/O引脚的接口部分。根据器件和功能的不同，各种器件的结构也不相同。由于阵列型器件通常只有少数几个专用输入端，大部分端口均为I/O端，而且系统的输入信号通常需要锁存。因此I/O常作为一个独立单元来处理。 3可编程内部连线（PIA）作用是在各逻辑宏单元之间以及逻辑宏单元和I/O单元之间提供互连网络。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。 4.2.4 现场可编程门阵列（FPGA）的结构和基本原理FPGA具有更高的集成度、更强的逻辑实现能力和更好的设计灵活性。FPGA器件具有高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试验证等特点。一、FPGA的基本结构 （1）CLB：分布于芯片中央，实现规模不大的组合、时序电路。（2）IOB：分布于芯片四周，实现内部逻辑电路与芯片外部引脚的连接。（3）IR：包括不同类型的金属线、可编程的开关矩阵、可编程的连接点。经编成实现CLB之间，CLB与IOB之间的连接。（4）SRAM:存放CLB、IOB以及互连开关的编程数据。断电时，SRAM信息丢失，FPGA不能实现任何功能。每次通电时，需给SRAM“装载”信息，自动完成。信息存放在EPROM。SRAM的特点：可靠，抗干扰能力强，综合测试能力强。1可编程逻辑块（CLB）CLB主要由逻辑函数发生器、触发器、数据选择器等电路组成。逻辑函数发生器主要由查找表LUT(look up table)构成2输入/输出模块（IOB）IOB 主要由输入触发器、输入缓冲器和输出触发锁存器、输出缓冲器组成，每个IOB控制一个引脚，它们可被配置为输入、输出或双向I/O功能。3可编程互连资源（PIR）PIR由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。实现 FPGA 内部的 CLB 和 CLB 之间 、 CLB 和 IOB 之间的连接。二、CPLD与FPGA的区别CPLD FPGA内部结构 Productterm Lookup Table程序存储 内部EEPROM SRAM，外挂EEPROM资源类型 组合电路资源丰富 触发器资源丰富集成度 低 高使用场合 完成控制逻辑 能完成比较复杂的算法速度 慢 快其他资源 EAB，锁相环保密性 可加密 一般不能保密FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制。CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。