数字脉冲宽度调制技术的发展

数字脉冲宽度调制技术的发展摘要：数字脉冲宽度调制（DPWM，Digital Pulse Width Modulation）是数字控制功率变换电路的核心。DPWM 能产生开关功率器件的所需的开关控制信号，且具有易集成、开关频率高、性能稳定等特点。近年来，学者们在传统的 DPWM 基础上，提出新型的、性能更优的电路结构，致力于提高 DPWM 的分辨率和开关信号频率，从而改善 DPWM 以及整个电源芯片的性能。本文概述了 DPWM 技术的发展。关键字：数字脉冲宽度调制；实现方案；设计目标。Development of Digital Pulse Width ModulationAbstract DPWM(Digital Pulse Width Modulation) is the key module to digitally controlled power converter. DPWM generates necessary switch signal for power components with properties of the ability of integration, high switch signal frequency and stable performance. During past years, based on traditional DPWM structures, researchers have proposed novel and better structures, which increases resolution and switch frequency of DPWM. This paper outlines the development of DPWM: firstly, the principles and implementations of traditional DPWM are analyzed and some design objectives are concluded; then several novel implementations based on FPGA(Field Programmable Gate Array) are described; lastly, further details of performance and some solutions are given.Keywords DPWM, implementation, design objectives.1 引言电力电子技术是利用开关功率器件对电能进行高效变换的技术。在电力电子技术的应用中，功率变换电路的作用是将输入的电能转换为负载工作所需的电能，而实际电路的工作需要外加的一定频率、占空比的开关控制信号。功率变换电路的控制器可以提供这样的信号。而随着电力电子技术的进步，控制器起着日益重要的作用。考虑一个具有代表性的由数字控制器控制的稳压器（VR, Voltage Regulator），图 1 给出了稳压器的系统框图。工作负载是一个数字处理芯片，如 FPGA、DSP（Digital Signal Processor）等。输入电能是通过交流-直流变换电路变换产生的直流信号或者来自电池的直接供电。输入电能通过框图内的直流-直流变换电路进行处理，产生的输出电能满足芯片对输入电压、阻抗等特性的要求。直流-直流变换电路通常由开关功率器件、电感和电容构成，常见的电路如 Buck 电路和 Boost 电路。位于框图下方的数字控制器由模拟-数字转换器（ADC,Analog-to-Digital Converter）、数字调制器（Digital Modulator）等部分组成。其中，ADC 采样模拟的输出电能信号，利用数字控制器内的嵌入式微控制器或者 DSP 进行运算，再通过数字调制器产生功率器件的开关控制信号。图 1. 由数字控制器控制的稳压器系统框图数字控制器在电力电力技术的应用中至关重要。以上面的系统为例。一方面，控制器为功率变换电路提供必需的开关控制信号，使电路内的开关功率器件正常工作。脉冲宽度调制是指控制器保持开关信号的频率不变，通过调节占空比来控制变换电路的工作状态。PWM是最常用的控制信号调制技术。另一方面，控制器运用控制理论对变换电路的输出信号进行调整。如框图所示，控制器和变换电路构成闭环系统。调整的作用在于满足芯片对工作电压的稳定度、电流、等效阻抗等性能的要求。随着半导体技术的进步，集成电路集成度提高，带来芯片性能的改变。与电源相关的主要是：芯片供电电压下降，内部的总寄生电容提高。这样的发展趋势对功率变换电路的性能带来了挑战。更小的供电电压意味着更小的电压误差容限，即更好的电压稳定度。高度集成化要求整个功率变换系统尽量集成在电路母板上，即减小电容电感的元器件尺寸。根据电路的设计原则，只要提高开关控制信号的频率fsw，就可以减小功率变换电路中电感、电容的尺寸。由于传统的模拟控制系统控制精度差、频率相应差，已经无法满足实际应用的需求，类似于上文中数字控制稳压器内的数字控制模式使用的很普遍。其中，数字脉冲宽度调制是近年来研究的热点。DPWM 之所以能流行，因为它具有如下优势：1. 易集成。模块数字化，常用的模块包括计数器、比较器、反相器，以及目前流行的FPGGA 内已有的功能模块。数字集成电路可以和其他芯片电路集成在一起，减小系统的总面积。2. 设计自动化。常用的数字电路模块可以利用硬件描述语言（HDL，Harddware Description Langguage）进行编写，写入 FPGA 或 ASIC 等广泛使用的数字处理芯片中。而 DSP 芯片的编程困难，且通常不易与其他数字模块进行集成，所以并不是 DPWM 的主流实现平台。3. 工艺无关性。数字电路较模拟电路的最大优势在于功能的稳定性。工艺导致的器件尺寸偏差不会对数字电路的功能造成影响。而模拟电路不仅受到工艺偏差的影响，同时对噪声也十分敏感。本文作者通过阅读 DPW 领域的一些具有影响力和代表性的外文文献，对 DPWM 的发展历史进行概述：首先，分析传统 DPWWM 的设计原理和实现方案，并总结 DPWM 的设计目标；在此基础上，描述一些基于 FPGA 的新型实现方案；最后，简述 DPPWM 更多的性能细节以及部分改善方法。2.DPWM的传统实现方案DPWM 的实现方案多种多样，但其实现原理是一致的，这将在 2.1 中进行讨论。而基于2.1 的原理，两种最基本的实现方案分别在 2.2 和 2.3 中进行讨论和分析。基于 2.2 和 2.3 中的基本方案，2.4 给出了一种混合型结构的方案。最后，2.5 对 DPWM 的设计目标进行了总结，为后文中一些新型的 DPWM 结构的提出作了铺垫。2.1 实现原理图 1 中，数字控制器的 AD 部分采样模拟输出电压信号Vout，通过数字处理芯片的运算，得到 n 位的占空比控制序列 dn-1,0。序列 d 是 DPW 的输入信号，控制 DPWM 产生具有相应脉冲宽度的脉冲控制信号。DPWM 概念结构框图如图 2 所示，振荡器（OSC Oscillator）产生时钟脉冲fs，即开关控制信号的频率。时间量化器（Time Quanntizer）将一个周期的时间划分为若干个以td为宽度的时间片。在一个周期刚开始时，DPWM 输出信号被 RS 锁存器置为高电平。d 序列作为数字比较器（Digital Comparatorr）的选择阈值，在若干个时间片中选择一个，在这个时间片后，DPW 输出被置为低电平，从而产生了具有一定占空比的开关控制信号。图 2. DPWWM 的概念结构框图2.2 计数器-比较器实现方案利用计数器和比较器（Counter-Compparator）实现 DPWM 是最基本的实现方法。后续的电路均是以该方案为基础进行改进和设计的。图 3 给出了该方案实现的波形示意图。计数器在基准频率为fclk的同步时钟的作用下进行循环计数。当计数值小于占空比控制序列的值（阈值）时，DPWM 的输出信号为高电平；当计数值大于占空比控制序列的值时，DPWM 的输出信号为低电平。由于占空比控制序列 d 的位宽为 n，具有2n个可能值，这反应了数字控制系统的量化分辨率。分辨率越高，能产生的最小占空比越小。根据图 3 可知，分率和频率满足关系式：其中，fclk为同步时钟的频率，fsw为开关控制信号的频率，n 为 DPWM 的分辨率，根据上面的分析，n 即为占空比控制序列的位宽。图 3. 计数器-定时器方案的波形示意图目前的功率转换电路需要提高开关信号的频率fsww，以减小电路中电感和电容体积，提高集成度；另外，分辨率也是 DPWM 性能的重要考量，如 4.1 讨论的极限环效应。因此，提高分辨率和提高开关控制频率是 DPWM 的设计目标。但是，根据方程式(1)，这必然导致时钟频率的提高。产生更高的时钟频率需要额外的电路实现，从而加大系统的的功耗和芯片的面积，这是我们不愿意看到的。尽管利用计数器和比较器构成的 DPPWM 电路具有时钟频率的设计限制，它具备两个优点：一个是结构简单，另一个是线性度好。DPWM 的线性度反映的是占空比控制序列 d 与开通脉冲宽度的线性程度。如图 4 所示，以 d 为横坐标，输出的占空比为纵坐标，理想的DPW 产生的应是一条直线，即线性度理想。而计数器-比较器实现方案具有很好的线性度。图 4. 理想 DPWM 的线性度示意图2.3 延迟线-多路选择器实现方案为了提高 DPWM 的分辨率，基于计数器的方案需要很高的时钟频率，因此无法满足应用要求。学者们继而提出了基于延迟线和多路选择器（Delay Linne-Multiplexeer）的实现方案，如图 5(a)所示。这个电路的延迟线结构由级联的缓冲器组成，它的不同层级的缓冲器输出端具有不同的延迟，利用受 d 控制的2n转 1 路多路选择器即可得到相应的时间片。图 5(a)电路的延迟线工作在开环的模式下，这意味着我们需要外加一个振荡器产生频率为fs的基准脉冲。当 d 最大时，应选择为满占空比的输出信号，因此延迟线的总延迟和必须和基准脉冲的周期相等，这加大了设计的难度。同时，当工艺偏差导致延迟线不同层级的缓冲器延迟不匹配时，电路的精确度下降。图 5(b)电路通过闭环延迟线结构解决了设计上的复杂度。基准脉冲由延迟线本身震荡产生，占空比的控制一定是匹配的而不需要设计。图 5. 基于延迟线-多路选择器的系统框图延迟线-多路选择器的方案可以提高 DPWM 分辨率，具体方法是增加延迟线的级数。按照闭环延迟线的设计方法，无需外加震荡信号，系统功耗降低。这个方案的缺点是电路的线性度差，因为延迟线工作在非稳态结构，容易受到环境的干扰，产生不精确的脉冲宽度。2.4 混合型实现方案2.2 和 2.3 给出了两种基本 DPWM 实现方案，分别是基于计数器-比较器和延迟线-多路选择器的方案。两者各有优缺点。一种自然的想法是将两种结构混合起来，取得一种折中的设计方案。图 6 给出了一种混合式的设计方案。图 6. 混合型 DPWM 的系统框图该框图可以分为两部分，一部分采用计数器-比较器结构，对分辨率进行粗调；另一部分采用延迟线-多路选择器结构，对分辨率进行精调。实验中，学者采用 5 级振荡器自激产生系统所需的时钟信号（systeem clock），计数器为 3 位，即 DPW 的总分辨率为 8bit。实验结果显示，产生的开关频率达到 1MHz，系统时钟为 8Mhz。由图 7 可见，其占空比变化的线性度非常地好。2.5 DPWM 的设计目标在讨论了 2.2 和 2.3 的两种经典 DPWWM 实现方案后，我们可以总结出 DPWM 的设计目标： 1. 高分辨率 n。即提高占空比控制序列的位宽 d，以得到更小的脉冲宽度，增加调整的灵活性。有时也用最小的脉冲宽度反映分辨率；2. 高开关控制信号频率fsw。DPWM 控制器为功率变换电路提供开关控制性信号，fsw的M提高使得电路中的电感电容体积减小；3. 高线性度。线性度反映了 d 的控制精度；4. 低功耗低面积；5. 高稳定性。目前，高分辨率高开关频率已经成为了设计者们最关心的参数。其原因主要有两点：1. 应用场合增多。各类新型半导体功率器件，如 SiC 和 GaaN 材料器件，允许更大的开关控制信号频率，并具有改善的动态特性；如上文提到的数字控制稳压器，需要更加精确的占空比以避免器件工作的误差；2. 分辨率对控制器的特性影响很大。学者们研究发现，控制器的性能在分辨率不足时，会有一定的恶化，在文献中被成为 limit cyclle56和 choke effect8。因此，高分辨率高开关频率的 DPWM 模块成为研究的主流。图 7. 混合型 DPWM 的线性度测试结果3.DPWM 的新型设计方案随着 FPGA 的发展与普及，更多的基于 FPGA 内部模块的设计方案被学者们提出。从下文可以发现，基于 FPGA 的实现思路较之传统 DWPM 更为简洁。3.1，3.2 和 3.3 给出了三种典型的 FPGA 方案以说明问题。3.1 基于 DLL 的设计方案DLL（Delayy-Locked Loo ）是 FPGA 中管理时钟信号的特殊模块。它的功能是对时钟信号的频率进行乘法或者除法从而得到一定频率的时钟输出信号。DLL 还可以产生四路不同相移的时钟信号，分别是相移 0、90、180、270。利用 DLL 频率乘法功能，可以将 FPGA 的时钟信号频率乘 4，得到 DPWWM 的信号频率。如图 9 所示，输入时钟频率为 32MHz，通过 DLL 后成为 128MHz，而 32MHz 还可以为控制器的其他部分作为时钟基准。这提高的时钟的利用率。而 DLL 对该方案的主要贡献在于它的另一个功能，即相位偏移功能。图 8. 系统时钟信号分配图 9 给出该方案的具体实现框图。它由同步模块和异步模块两部分组成。其中，同步模块与 2.2 中描述的计数器实现相似，不同点在于：它的比较器阈值由控制序列的高 n-2 位设置，即 dn-1,2。而 d 的低两位用于异步模块中选择四路相移的时钟信号，产生四分之一的信号，如图 10 所示。这样的好处是增加了 DPWM 的分辨率。其原理是：计数器产生的输出信号为整数个最小分辨率的脉冲宽度信号，再叠加 03/4 个这样的最小分辨率脉冲宽度，即产生 4 倍分辨率的脉冲信号。图 9. 基于 FPGA DLL 模块实现的同步异步混合DPWM结构框图图 10. 四分之一信号的波形示意图图 11 改进后的基于 FPGA DLL 模块实现的同步异步混合 DPWM 结构框图尽管图 9 方案的分辨率得到提高，但是却具有一定的缺陷，即异步电路输出的四分之一信号会产生延迟，导致输出占空比精确度不足，如图 10 所示。改善之后的电路如图 11 所示。该方案利用 FFPGA 内部的 DLL 模块，以同步计数器和异步电路相混合的创新性结构，实现了具有高分辨率（低于 2n ）的 DPWWM 电路。3.2 基于 DCM 的设计方案该方案使用了几乎所有 FPGA 都拥有的 DCM（Digital Clock Manger）模块。该方案的特点在于抛弃了异步模块，而采用全同步的设计方法。异步电路不受同步时钟的控制，容易产生信号毛刺，使 PWM 的性能不可靠。因此该方案采用全同步的电路实现。图 12.基于 FPGA DCM 模块实现的全同步 DPWM 结构框图图 12 给出了系统框图。该方案的优点在于：分辨率可以达到 625ps；DCM 几乎集成在 任何 FPGA 内部，从而节省芯片的成本；同时，全同步的电路实现方法消除了异步电路的毛刺问题。但是，由于单个 FPGA 内的 DCM 数量有限，该方案适合于 WM 输出端口较少的场合。3.3 基于 IODEELAYE1 的实现方案IODELAYE1（I/O delay element）模块集成于 Xilinx 公司的 Virtex-6 系列 FPGA 内。IODDELAYE1 的功能是对输入信号产生一定的延迟，其延迟值由参考频率控制。图 10 给出实现框图。该方案也是全同步的电路设计，分辨率达到 78ps，其特点在于：一定要实现高端的 Virtex-6 FPPGA，成本较高；由于 IIODELAYE11 的数量较多，该方案可以实现多输出的PWM 信号输出。图 12.基于 FPG IODELAYE 模块实现的全同步 DPWM 结构框图3.4 基于 FPGA 方案的总结由 3.13.3 给出的 FPGA 实现方案都利用了 FPGA 内部的模块。这些模块与时钟信号有关，可以对输入时钟信号进行频率的乘除和相位的偏移。方案 3.1 采用了同步异步混合式的结构，容易差生信号的毛刺；而 3.2 和 3.3 采用全同步电路，消除了毛刺。基于 FPPGA 的方案具有如下优点：1. 实现难度低。基于 FPG 内部固有的模块进行编程，无需外加元件；2. 分辨率高。利用 FPGA 可以实现更复杂的算法，因此大大提高了 DPWWM 的分辨率。3.5 FPGA 方案的限制和改进方法基于 FPGA 方案的最大问题在于分辨率的极限。由于数字电路的时钟分辨率受到硬件自身的限制，FPGA 方案的分辨率将会在未来达到一个瓶颈。有学者另辟蹊径，提出一种基于两级 PWM 的 Double PWM 电路结构，实现分辨率的进一步提高。Double PWM 由一个低频PWM 和一个高频 PWM 构成，后者产生开关信号，前者决定调制的频率。开关频率与调制频率的比值记为 n。其设计原理可以由图 13 进行分析。假定 n= ，图 13.(cc-1)所示波形的平均占空比为:对于图 13.(c-22)所示波形的平均占空比为 D=Tk/T+2Tb/4T 等等。因此 Douuble PWM 的最小分辨率为:由式(3)可知，基于 Doubble PWM 的设计方法实现的分辨率是传统的 n 倍。Double PWM的设计思路将会在今后 DPW 的设计中进一步发展和完善。图 13. (a) 传统 PWM 波形. (b)低频 PWM 波形.(c)高频 PWM 波形4. DPWM 的性能分析2 和 3 部分给出了一些 DPPWM 电路结构的具体实现方案。学者们在研究过程中，除了设计电路结构实现性能的改善外，也探讨了影响 DPW 性能的相关参数，性能的恶化原因以及性能改善的方法等。4.1 极限环（Limit Cycle）DPWM 希望控制功率变换电路产生稳定电平的直流信号。然而，实际工作的数字控制直流-直流变换器会产生极限环效应。图 14 给出了数字控制的 Buuck 电路框图。极限环指的是实际输出的Vout除了有直流分量外，还有稳定频率震荡的交流小信号，如图 14(a)所示。极限环对控制器的控制性能产生了恶化，因为负载电路需要稳定的直流电压。为了抑制极限环效应，电路要满足一组设计准则，具体在7中给出。与 DPWM 相关的准则是：DPWM 的分辨率比 ADC 至少高一位。如图 14(a)所示，当 DPW 分辨率较低时，极限环效应产生；如图 14(b)当 DPW 满足设计准则，输出电压趋于稳定。为了提高 DPWM 有效分辨率，利用数字 Dither 技术可以提高 DPWM 的有效分辨率，消除极限环效应。使得低分辨率的 DPPWM可以利用在高分辨率场合。5 在实际设计中，两种实现机制会导致极限环的产生：对输出信号进行异步采样和对功率控制信号量化的过程。以某个特定的频率对输出信号同步采样可以完全消除极限环的效果。图 13. 数字控制的 Buck 直流-直流变换器图 14. 极限环效应示意图，(a)DPWM 分辨率低于 ADC 分辨率(b)DPWM 分辨率是 AD 两倍 54.2 Choke Effect对于典型的 DPWM 结构，分析它能达到的最大开关信号频率以及频率与结构参数的相互关系，对于设计是很有好处的。本文 2.3 给出的混合型实现方案。混合型 DPWM 的分辨率位宽可以划分为两部分，一部分是由计数器提供的粗调位宽 m 位，另一部分是由延迟线-多路选择器提供的精调位宽 k 位。在文献中，学者设计了一个 9 位分辨率（m+k=9）的 DPPWM作为研究对象。欲研究 DPW 开关频率的限制，学者利用数字集成电路中的参数 fanouut-of-4(FO4)分析DPW 系统的延迟值，FO4 可以表征系统的极限可处理频率。9 分析显示，基于计数器的 DPWM 最大开关频率只能达到 0.39MHz，而基于延迟线-多路选择器 的 DPWM 为7.755MHz。但是，性能折中的混合型 DPPWM 的开关频率却受到 choke effect 的限制，与理论预期不符。三种电路的开关频率曲线如图所示，m 和 k 的变化影响着开关频率。对于混合型DPW ，可以划分成四个工作区：当 m=0，k=9 时，结构退化为延迟线-多路选择器型；当m=99，k=0 时，结构退化为计数器型；当 k 在 1 到 3 之间，混合型频率高于计数器型；但是，当 k 继续升高，开关频率却达到瓶颈，即所谓的 choke effect。图 15. 开关频率受到 choke effect 的影响图 16. 改进的混合型 DPWM 结构框图为了改善混合型结构的开关频率特性，抑制 chokke effect 的影响，学者对电路结构进行改进，如图 16 所示。改进之处在于：系统时钟频率由另外一个压控振荡器（VCO，Voltage Controlled Oscillator）产生。改进后的结构呈现出更好的开关频率特性，如图 17 所示，当m=44 并且 k=5 时，开关频率达到最大值为 8.27MHzz。同时，结构的改进使得电路的功耗降低。其不足之处在于芯片的面积增加。图 17. 改进后的 DPWM 开关频率免受 Choke Effec 影响4.3 电磁干扰随着开关频率的升高，DPWM 的工作频率随之上升。半导体电路集成度的提高也使芯片内部的元件和布线更加紧密。因此，DPWWM 受到日益严重的电磁干扰（EMII, Electromagnetic Interferences）。DPWM 系统 EMI干扰较严重的部分为自激产生的时钟信号和输出的占空比调节精度。5 结语数字控制器对于电力电子技术的发展越来越重要。尤其是对稳压器要求高的场合，电能输出的质量直接影响负载的工作状态。而随着功率器件的不断发展，允许的开关频率将会进一步提高，具有高分辨率高开关频率的 DPWM 依然会是研究的热点。在参阅数篇 IEEE 关于 DPWM 的文章之后，笔者发现电力电子是一个绝对的交叉学科，如数字电路的应用，控制理论的应用以及模数混合设计。因此，笔者认为，电力电子在接下来的几十年内依然会呈现蓬勃的发展趋势，并且会吸引各个领域的人才来完善电力电力的技术。很有可能在这个过程中，电力电子领域可以衍生出一些子领域，形成完善的和更为系统的电力电子科学，为人类的能源利用提供强有力的支持。参考文献1 Angel Vladimirov Peterchev, “Digital PulseWidth Modulation Control in Power Electronic Circuits: Theory and Applications”Online. Available:http:/www.eecs.bberkeley.edu/Pubs/TechRRpts/2006/EECCS-2006-22.hhtml2 D. Navarro, O. Lucia, L. A. Baragan, J. I. Artigas, I. Uriza, O. Jimenez, “Synchronous FPGA-Based High-Resolution Implementations of Digital Pulse-Width Modulators”, IEEE Trans.Power Electron., Vol. 27, No. 5, pp. 25152525, May 2012. 3 S. C. Huerta, A. de Castro, O. Garcia, J. A. Cobos, “FPGA-based digital pulse-width modulator with time resolution under 2 ns”, IEEE Trans. Power Electron., Vol. 23, No. 6, pp.31353141, November 2008.4 A. Syed, E. Ahmed, D. Maksimovic, E. Alarcon, “Digital Pulse Width Modulator Architectures”, Proc. IEEE Power Electronics Specialists Conf. (PESC), Vol. 6, June 2004, Aachen, Germany, pp. 4689-4695.5 Angel V. Peterchev, Seth R. Sanders, “Quantization Resolution and Limit Cycling in Digitally Controlled PWM Converters”, IEEE Trans. Power Electron., Vol. 18, No. 1, pp. 301-308, January 2003.6 B. A. Mather, D. Maksimovic, “Quantization Effects and Limit Cycling in Digitally Controlled Single-Phase PFC Rectifiers”, Proc. IEEE Power Electronics Specialists Conf. (PESC), June 2008, pp. 1297-1303.7 B. J. Patella, A. Prodic, A. Zirger, D. Maksimovic, “High-Frequency Digital PWM Controller IC for DCDC Converters”, IEEE Trans. Power Electron., Vol. 18, No. 1, pp. 438-446, January 2003.8 Xiaopeng Wang, Xin Zhou, Jinseok Park, Rong Guo, Alex Q. Huang, “Analysis of Process-Dependent Maximal Switching Frequency, Choke Effect, and Its Relaxed Solution in High-Resolution DPWM”, IEEE Trans. Power Electron., Vol. 25, No. 1, pp152-157, January 2010.9 M. Horowitz. (2000). VLSI scaling for architects Online. Available: www-vlsi.stanford.edu/papers/VLSIScaling. pdf 2010.10 Li Peng, Yong Kang, Xuejun Pei, Jian Chen, “A Novel PWM Technique in Digital Control”, IEEE Trans. Power Electron., Vol. 54, No. 1, pp. 338-346, February 2007.11 E. Orieti, S. Sagini, P. Mataveli, G. Piazzi, “EMS Analysis on Digital Pulse Width Modulators”, 5th International Conference on Integrated Power Systems (CIPS), March 2008, pp. 1-6.